There are two levels of on-chip cac

There are two levels of on-chip cache : a virtually indexed, physically tagged split I/D-L1, and a unified physically-addressed L2. The TLB is hardware-loaded from a two-level page table (PT) with 32-bit entries. TLB entries are tagged with an 8-bit address-space ID (ASID). Supported page sizes are 4KiB, 64KiB and 1 MiB. I/O is memory-mapped

ผลลัพธ์ (ไทย) 1:

มีสองระดับของแคบนชิ: เป็นดัชนีแทบ แท็กทางกายภาพแยก ฉัน/D-L1 และ L2 แก้ไขได้จริงแบบครบวงจร TLB มีฮาร์ดแวร์โหลดจากตารางหน้าสองระดับ (PT) กับ 32 บิตรายการ รายการ TLB จะติดแท็กด้วย ID พื้นที่ที่อยู่ขนาด 8 บิต (ASID) ขนาดกระดาษที่รองรับคือ 4KiB, 64KiB และ 1 MiB I/O คือแมปหน่วยความจำ

ผลลัพธ์ (ไทย) 2:

จัดทำดัชนีแทบแยก Tagged ร่างกาย I / D-L1 และเป็นอันหนึ่งอันเดียวกันทางร่างกาย-addressed L2: มีสองระดับของแคชบนชิปเป็น TLB ฮาร์ดแวร์โหลดจากตารางหน้าสองระดับ (PT) กับรายการ 32 บิต รายการ TLB ติดแท็กด้วย 8 บิต ID ที่อยู่พื้นที่ (ASID) ขนาดหน้าสนับสนุนเป็น 4KiB, 64KiB และ 1 เอ็มไอ I / O เป็นหน่วยความจำที่แมป

ผลลัพธ์ (ไทย) 3:

มี 2 ระดับ บนแคช : จวนดัชนีทางกายภาพแท็ก , แยก / d-l1 และเอกภาพทาง addressed L2 . เป็นฮาร์ดแวร์ที่ TLB โหลดจากตารางสองหน้า ( PT ) กับรายการที่ 32 บิต และ 64 บิต รายการที่ติดแท็กด้วย TLB ) ที่อยู่พื้นที่ ID ( sulphonic ) รองรับขนาดหน้า 4kib 64kib , และ 1 เมกะไบต์ . I / O เป็นหน่วยความจำที่แมป