A basic R-2R resistor ladder networ

A basic R-2R resistor ladder network is shown in Figure 1. Bit an-1 MSB (most significant bit) to Bit a0 LSB (least significant bit) are driven from digital logic gates. Ideally, the bits are switched between 0 volts (logic 0) and Vref (logic 1). The R-2R network causes the digital bits to be weighted in their contribution to the output voltage Vout. In this circuit 5 bits are shown (bits 4-0), giving (25) or 32 possible analog voltage levels at the output. Depending on which bits are set to 1 and which to 0, the output voltage (Vout) will be a corresponding stepped value between 0 volts and (Vref minus the value of the minimum step, Bit0). The actual value of Vref (and 0 volts) will depend on the type of technology used to generate the digital signals.[1]

For a digital value VAL, of a R-2R DAC of N bits of 0 V/Vref, the output voltage Vout is:

Vout = Vref × VAL / 2N
In the example shown, N = 5 and hence 2N = 32. With Vref = 3.3 V (typical CMOS logic 1 voltage), Vout will vary between 00000, VAL = 0 and 11111, VAL = 31.

Minimum (single step) VAL = 1, we have

Vout = 3.3 × 1 / 32 = 0.1 volts
Maximum output (11111) VAL = 31, we have

Vout = 3.3 × 31 / 25 = 3.2 volts
The R-2R ladder is inexpensive and relatively easy to manufacture since only two resistor values are required (or 1, if R is made by placing a pair of 2R in parallel, or if 2R is made by placing a pair of R in series). It is fast and has fixed output impedance R. The R-2R ladder operates as a string of current dividers whose output accuracy is solely dependent on how well each resistor is matched to the others. Small inaccuracies in the higher significant bit resistors can entirely overwhelm the contribution of the less significant bits. This may result in non-monotonic behavior at major crossings, such as from 01111 to 10000. Depending on the type of logic gates used and design of the logic circuits, there may be transitional voltage spikes at such major crossings even with perfect resistor values. These can be filtered, with capacitance at the output node for instance (the consequent reduction in bandwidth may be significant in some applications). Finally, the 2R resistance is in series with the digital output impedance. High output impedance gates (e.g., LVDS) may be unsuitable in some cases. For all of the above reasons (and doubtless others), this type of DAC tends to be restricted to a relatively small number of bits, although integrated circuits may push the number of bits to 14 or even more, 8 bits or fewer is more typical.

ผลลัพธ์ (ไทย) 1:

เครือข่ายบันไดตัวต้านทาน R-2R พื้นฐานจะแสดงในรูปที่ 1 บิตที่ 1 MSB (บิตที่สำคัญ) กับบิต LSB a0 (สำคัญน้อยบิต) ถูกขับเคลื่อนจากประตูตรรกะดิจิทัล ดาว บิตจะสลับระหว่าง 0 โวลต์ (ลอจิก 0) และ Vref (ลอจิก 1) เครือข่าย R-2R ทำให้บิตดิจิทัลให้สามารถถ่วงน้ำหนักในส่วนของพวกเขาทำให้แรงดันไฟออก Vout ในวงจรนี้ 5 บิตจะแสดง (บิต 4-0), (25) ให้ หรือแรงดันแอนะล็อกได้ 32 ระดับที่ผลผลิต ขึ้นอยู่กับบิตที่ถูกตั้งค่าให้ 1 และซึ่งเป็น 0 แรงดันไฟออก (Vout) จะได้ค่าระดับที่สอดคล้องกันระหว่าง 0 โวลต์ (Vref ลบค่าของขั้นต่ำสุด Bit0) ค่าจริงของ Vref (และ 0 โวลต์) จะขึ้นอยู่กับชนิดของเทคโนโลยีที่ใช้ในการสร้างสัญญาณดิจิตอล [1]ค่าดิจิตอลวินเทอร์ ของบิต DAC N R-2R ของ 0 V/Vref แรงดันไฟออก Vout คือ:Vout =× Vref ค่า / 2Nในตัวอย่างแสดง N = 5 และดังนั้น 2N = 32 กับ Vref = 3.3 V (ปกติ CMOS 1 แรงดันลอจิก), Vout จะแตกต่างกันระหว่าง 00000 วาล = 0 และ 11111 วาล = 31ต่ำสุด (ขั้นตอนเดียว) ค่า = 1 เรามีVout = 3.3 × 1 / 32 = 0.1 โวลต์สูงสุดผลวินเทอร์ (11111) = 31 เรามีVout = 3.3 × 31 / 25 = 3.2 โวลต์บันได R-2R จะราคาไม่แพง และง่ายในการผลิตเนื่องจากมีเพียงสองตัวต้านทานค่า (หรือ 1 ถ้า R ถูกตั้งขึ้น โดยวางคู่ของ 2R ขนาน หรือ 2R จะวางคู่ของ R ในชุด) รวดเร็ว และมีความต้านทานเอาท์พุทอาร์คง บันได R-2R ทำงานเป็นสายแบ่งปัจจุบันที่ความถูกต้องของผลลัพธ์เป็นเพียงขึ้นอยู่กับวิธีการที่ดีตรงกับตัวต้านทานแต่ละให้ผู้อื่น ผิดพลาดใด ๆ เล็กใน resistors บิตสำคัญสูงสามารถทั้งล้นของบิตสำคัญน้อย นี้อาจเกิดในลักษณะไม่ monotonic ที่หละหลวมสำคัญ เช่นจาก 01111 10000 ขึ้นอยู่กับชนิดของประตูตรรกะใช้และออกแบบวงจรตรรกะ อาจมีแรงดันอีกรายการ spikes ที่หละหลวมเช่นหลักแม้ว่าจะมีค่าตัวต้านทานที่เหมาะสม เหล่านี้สามารถกรอง ด้วยความที่โหนออกเช่น (ลดแบนด์วิดท์ที่ตามมาอาจจะสำคัญในโปรแกรมประยุกต์บางโปรแกรม) สุดท้าย ต้านทาน 2R อยู่ในชุดที่มีความต้านทานเอาท์พุทดิจิตอล ผลผลิตสูงต้านทานประตู (เช่น LVDS) อาจไม่เหมาะสมในบางกรณี เหตุผลข้างต้นทั้งหมด (อย่างไม่ต้องสงสัยและอื่น ๆ), DAC ชนิดนี้มีแนวโน้มที่จะจำกัดจำนวนบิตเล็ก แม้ว่าวงจรแบบรวมอาจผลักดันจำนวน บิต 8 บิต ยิ่ง หรือ 14 หรือน้อยทั่วไปคือการ

ผลลัพธ์ (ไทย) 2:

พื้นฐาน R-2R เครือข่ายบันไดต้านทานจะแสดงในรูปที่ 1 บิต MSB-1 (บิตที่สำคัญที่สุด) เพื่อ a0 บิต LSB (น้อยอย่างมีนัยสำคัญบิต) ถูกผลักดันจากประตูตรรกะดิจิตอล จะเป็นการดีที่บิตมีการสลับระหว่าง 0 โวลต์ (ลอจิก 0) และ VREF (ตรรกะ 1) เครือข่าย R-2R ทำให้บิตดิจิตอลเพื่อให้น้ำหนักในการสนับสนุนของพวกเขาไปแรงดัน output Vout ในวงจรนี้ 5 บิตจะแสดง (บิต 4-0) ทำให้ (25) หรือ 32 เป็นไปได้ที่ระดับแรงดันไฟฟ้าแบบอะนาล็อกที่เอาท์พุท ทั้งนี้ขึ้นอยู่กับบิตจะถูกตั้งค่าเป็น 1 และที่ 0, แรงดันขาออก (Vout) จะเป็นค่าก้าวที่สอดคล้องกันระหว่าง 0 โวลต์และ (VREF ลบค่าของขั้นตอนขั้นต่ำ Bit0) มูลค่าที่แท้จริงของ VREF (และ 0 โวลต์) จะขึ้นอยู่กับประเภทของเทคโนโลยีที่ใช้ในการสร้างสัญญาณดิจิตอล. [1] สำหรับค่าดิจิตอล VAL, ของ R-2R DAC ของบิตไม่มี 0 V / VREF เอาท์พุท แรงดัน Vout คือVout = VREF × VAL / 2 คืนในตัวอย่างที่แสดง, N = 5 และด้วยเหตุนี้ 2N = 32 ด้วย VREF = 3.3 V (ทั่วไป CMOS ตรรกะแรงดันไฟฟ้า 1) Vout จะแตกต่างกันระหว่าง 00000, VAL = 0 และ 11111, VAL = 31 ขั้นต่ำ (ขั้นตอนเดียว) VAL = 1 เรามีVout = 3.3 × 1/32 = 0.1 โวลต์เอาท์พุทสูงสุด(11111) VAL = 31 เรามีVout = 3.3 × 31/25 = 3.2 โวลต์R-2R บันไดมีราคาไม่แพงและค่อนข้างง่ายต่อการผลิตตั้งแต่เพียงสองค่าความต้านทานจะต้อง (หรือ 1, R ถ้าจะทำโดยการวางคู่ของ 2R ในแบบคู่ขนานหรือถ้า 2R จะทำโดยการวางคู่ของ R ในชุด) มันเป็นไปอย่างรวดเร็วและมีความต้านทานการส่งออกคงที่อาร์บันได R-2R ทำงานเป็นสายวงเวียนปัจจุบันที่มีความถูกต้องการส่งออกเป็นเพียงขึ้นอยู่กับวิธีการที่ดีในแต่ละต้านทานจะถูกจับคู่กับคนอื่น ๆ ความไม่ถูกต้องขนาดเล็กในที่สูงขึ้นอย่างมีนัยสำคัญต้านทานบิตทั้งหมดสามารถครอบงำผลงานของบิตอย่างมีนัยสำคัญน้อยกว่า ซึ่งอาจส่งผลในการทำงานที่ไม่ต่อเนื่องข้ามที่สำคัญเช่นจาก 01111 10000 ทั้งนี้ขึ้นอยู่กับชนิดของประตูตรรกะที่ใช้และการออกแบบวงจรตรรกะอาจจะมีแรงดัน spikes การเปลี่ยนผ่านที่สำคัญเช่นนํ้าแม้จะมีค่าความต้านทานที่สมบูรณ์แบบ เหล่านี้สามารถกรองที่มีความจุที่โหนดเอาท์พุทเช่น (ลดที่เกิดขึ้นในแบนด์วิดธ์อาจมีความสำคัญในการใช้งานบางส่วน) สุดท้ายต้านทาน 2R อยู่ในชุดที่มีความต้านทานสัญญาณดิจิตอล ประตูต้านทานผลผลิตสูง (เช่น LVDS) อาจจะไม่เหมาะสมในบางกรณี สำหรับเหตุผลดังกล่าวข้างต้น (และไม่ต้องสงสัยอื่น ๆ ) ประเภทของ DAC นี้มีแนวโน้มที่จะถูก จำกัด ให้เป็นจำนวนที่ค่อนข้างเล็กของบิตแม้ว่าวงจรรวมอาจผลักดันจำนวนบิตถึง 14 หรือมากยิ่งขึ้น 8 บิตหรือน้อยกว่าเป็นเรื่องปกติมากขึ้น .

ผลลัพธ์ (ไทย) 3:

พื้นฐาน r-2r ตัวต้านทานบันไดเครือข่ายที่แสดงในรูปที่ 1 บิต an-1 MSB ( สำคัญนะ ) บิต A0 LSB ( Least Significant บิต ) จะถูกขับเคลื่อนจากประตูตรรกะดิจิตอล ใจกลาง บิตจะสลับระหว่าง 0 โวลต์ ( ตรรกะ 0 ) และ vref ( ตรรกะ ( 1 ) สาเหตุที่ r-2r เครือข่ายบิตดิจิตอลจะหนักในส่วนของแรงดัน vout . ในวิทยานิพนธ์นี้จะแสดง ( บิต 5 บิต 4-0 )ให้ ( 25 ) หรือ 32 เป็นไปได้อนาล็อกระดับแรงดันไฟฟ้าที่ออก ซึ่งขึ้นอยู่กับบิตถูกตั้งค่าเป็น 1 และที่ 0 , แรงดัน ( vout ) จะมีค่าระหว่าง 0 และสอดคล้องก้าวโวลต์ ( vref ลบค่าของขั้นตอนสุด bit0 ) มูลค่าที่แท้จริงของ vref ( 5 โวลต์ ) จะขึ้นอยู่กับประเภทของเทคโนโลยีที่ใช้ในการสร้างสัญญาณแบบดิจิตอล [ 1 ]

สำหรับดิจิตอลค่าเจ๊ของ r-2r DAC ของบิต 0 v / vref , แรงดัน vout :

vout = vref ×วาล / 2n
ในตัวอย่างที่แสดง , n = 5 ดังนั้น 2n = 32 กับ vref = 3.3 V ( ปกติวงจรลอจิก 1 แรงดันไฟฟ้า ) , vout จะแตกต่างกันระหว่าง 100 , วาล = 0 และ 11111 Val = 31 .

อย่างน้อย ( ขั้นตอนเดียว ) วาล = 1 เราได้

vout = 3 × 1 / 32 = 0.1 โวลต์
ออกสูงสุด ( 11111 ) วาล = 31 , เราได้

vout = 3 × 31 / 25 = 3.2 โวลต์
การ r-2r บันได ราคาไม่แพงและค่อนข้างง่ายที่จะผลิตตั้งแต่เพียงสองค่าความต้านทานจะต้อง ( หรือ 1 ถ้า r เป็นโดยการวางคู่ของ 2R ขนาน หรือถ้ายกสองถูกสร้างโดยการวางคู่ของ R ในชุด ) มันรวดเร็วและได้กำหนดอิมพีแดนซ์ขาออก .การ r-2r บันไดนี้สายวงเวียนในปัจจุบันที่มีความถูกต้อง ออก เป็น แต่เพียงผู้เดียวขึ้นอยู่กับวิธีการของแต่ละแบบ จะจับคู่กับคนอื่น ความไม่ถูกต้องขนาดเล็กในที่สูงขึ้นอย่างมีนัยสำคัญน้อยตัวต้านทานทั้งหมดสามารถทำให้ผลงานของบิตสำคัญน้อย ซึ่งอาจจะส่งผลให้พฤติกรรมที่ไม่เนื่องข้ามสาขา เช่น จาก 01111 ถึง 10 , 000ขึ้นอยู่กับชนิดของประตูที่ใช้ตรรกะและการออกแบบวงจรลอจิก อาจมีการเปลี่ยนแรงดัน spikes ที่ข้ามสาขา เช่นแม้แต่กับค่าความต้านทานที่สมบูรณ์แบบ เหล่านี้จะถูกกรองที่มีความจุที่โหนดออกสำหรับอินสแตนซ์ ( ลดจากแบนด์วิดธ์อาจจะแตกต่างกันในบางโปรแกรม ) ในที่สุดความต้านทาน 2R คือในชุดกับความต้านทานเอาต์พุตดิจิตอล ประตูภายในผลผลิตสูง ( เช่น LVDS ) อาจจะไม่เหมาะสมในบางกรณี สำหรับทุกเหตุผลข้างต้น ( และแน่นอนอื่น ๆ ) , DAC ชนิดนี้มีแนวโน้มที่จะถูก จำกัด เป็นจำนวนที่ค่อนข้างเล็กของบิต แม้ว่าวงจรอาจจะผลักดันให้จำนวนบิตเป็น 14 หรือมากกว่า 8 บิตหรือน้อยกว่าเป็นปกติมากขึ้น