A low jitter (200fs) crystal provid

A low jitter (200fs) crystal provides a 25MHz clock to a phase-locked loop (PLL) chip. Then PLL employs frequency
multiplication and holds the output clock to 250MHz as the sampling clock of ADC. Another 100MHz crystal provides a
clock for FPGA. The internal PLL of FPGA outputs a 500 MHz clock as the work clock for internal logics.

ผลลัพธ์ (ไทย) 1:

คริสตัลกระวนกระวายใจต่ำ (200fs) แสดงนาฬิกา 25MHz ชิปที่ใช้เฟสล็อกลูป (PLL) แล้วความถี่ใช้ PLLการคูณและการแสดงผลนาฬิกา 250MHz เป็นนาฬิกาสุ่มของ ADC ถือ อีก 100MHz คริสตัลให้เป็นนาฬิกาสำหรับ FPGA PLL ภายใน FPGA แสดงผลนาฬิกา 500 MHz เป็นนาฬิกาสำหรับ logics ภายในงาน

ผลลัพธ์ (ไทย) 2:

กระวนกระวายใจต่ำ (200fs) คริสตัลให้นาฬิกา 25MHz เพื่อเฟสล็อกลูป (PLL) ชิป จากนั้นพนักงาน PLL ความถี่
คูณและถือนาฬิกาออกไป 250MHz เป็นนาฬิกาตัวอย่างของเอดีซี คริสตัล 100MHz อีกให้
นาฬิกาสำหรับ FPGA PLL ภายในของ FPGA ผล 500 MHz นาฬิกาเป็นนาฬิกาทำงานสำหรับ logics ภายใน

ผลลัพธ์ (ไทย) 3:

มี jitter ต่ำ ( 200fs ) คริสตัลนาฬิกา เพื่อให้ 25mhz ล็อคลูป ( PLL ) ชิป แล้วกำลังใช้ความถี่
การคูณและถือออกเพื่อ 250mhz นาฬิกาเป็นนาฬิกาของระบบ ) . อีก 100mhz คริสตัลให้
นาฬิกาสำหรับ FPGA ส่วน PLL ภายใน FPGA เอาท์พุท 500 MHz นาฬิกาเป็นนาฬิกาทำงานสำหรับตรรกะภายใน