To have less than 1% yield loss due

To have less than 1% yield loss due to these circuits, a (root mean square) total of of transistor length, width, and variation is applied to the FETs of each circuit for each robustness simulation measurement. The amount of variation applied to each FET is proportional to the effect it has on that particular measurement.

ผลลัพธ์ (ไทย) 1:

มีน้อยกว่าผลตอบแทน 1% การขาดทุนเนื่องจากวงจรเหล่านี้ รวม (รากค่าเฉลี่ยกำลังสอง) ของทรานซิสเตอร์ความยาว ความกว้าง และการเปลี่ยนแปลงจะใช้กับ FETs ของวงจรแต่ละที่แต่ละวัดจำลองเสถียรภาพ จำนวนใช้ FET แต่ละรูปแบบเป็นสัดส่วนกับผลที่มีในวัดนั้นโดยเฉพาะ

ผลลัพธ์ (ไทย) 2:

ที่จะมีการสูญเสียน้อยกว่าอัตราผลตอบแทน 1% อันเนื่องมาจากวงจรเหล่านี้ (หมายถึงรากตาราง) รวมของความยาวของทรานซิสเตอร์กว้างและรูปแบบที่ถูกนำไปใช้ FETs ของวงจรแต่ละวัดแต่ละจำลองทนทาน ปริมาณของรูปแบบที่นำไปใช้กับแต่ละ FET เป็นสัดส่วนกับผลกระทบที่จะมีต่อการวัดโดยเฉพาะอย่างยิ่งที่

ผลลัพธ์ (ไทย) 3:

จะต้องน้อยกว่า 1 % การสูญเสียผลผลิตจากวงจรเหล่านี้ ( Root Mean Square ) ผลรวมของความยาว , ความกว้างของทรานซิสเตอร์และการเปลี่ยนแปลงที่ใช้กับ fets แต่ละวงจรแต่ละจำลองความทนทานของการวัด ปริมาณการใช้แต่ละเฟตเป็นปฏิภาคกับผลที่มีการวัดที่เฉพาะเจาะจง