The 1990s were what have been refer

The 1990s were what have been referred to as the Golden Age of Microarchitecture. There were many innovations in the basic microarchitecture of a uniprocessor, enabled by the increasing number of transistors provided by Moore’s Law. Classical uniprocessor organizations were totally transformed as a result of these innovations. At the turn of the decade, chips transitioned from uniprocessors to chip multiprocessors (CMPs). The initial organization (or microarchitecture) of the “multiprocessor portion” of a CMP, i.e., the hardware that was not in the processor cores (e.g., shared caches, interconnect) still resembled a canonical symmetric multiprocessor (SMP). It was clear to the second author that continuing transistor bounty could be used to rethink the microarchitecture of the multiprocessor portion of a CMP. Specifically, since the designers of a CMP had complete control of what hardware it contained and how it would function, they could contemplate and implement techniques that could never be practical if they required interactions between distinct chips over which the designers may not have complete control, as was the case in canonical SMPs. Since caches accounted for a significant portion of this hardware, rethinking the organization and functioning of caches in CMPs was a logical place to start.
Our first foray into different cache operations, albeit in the SMP context, was Coherence Decoupling [1], which targeted the latency of coherence misses. Here we proposed to separate two major operations that are needed for correct cache operation on a coherence miss: obtaining the accessed data, and obtaining the



coherence permissions to the data. We observed that data could typically be accessed quicker than all the necessary coherence permissions had been obtained, so a processor could (speculatively) start working with the data while the permissions were still pending, with corrective actions in case the speculative access was incorrect. Encouraged by the promising results over here, we started to contemplate other novel mechanisms for optimizing cache operations.
About the same time, there was a lot of work in the community on optimizing the latency of on-chip caches using novel last-level cache organizations. Although the last-level caches at that time were the L2 caches, the proposed techniques are typically applicable to large on-chip caches (e.g., L3 cache in today’s server processors). The NUCA cache work was an early proposal in the direction [2]. Another line of work observed that running parallel programs, or multiple programs, on the shared resources of a CMP introduced new problems due to interference in the shared resources. A significant body of work was already underway in trying to alleviate the negative impact of such interference.

ผลลัพธ์ (ไทย) 1:

ปี 1990 ได้อะไรได้ถูกเรียกว่าเป็นยุคทองของสถาปัตยกรรมไมโคร นวัตกรรมใหม่ ๆ ในสถาปัตยกรรมไมโครพื้นฐานของ uniprocessor เปิดใช้งาน โดยการเพิ่มจำนวนทรานซิสเตอร์โดยกฎของมัวร์ได้ องค์กร uniprocessor คลาสสิกได้โดยสิ้นเชิงกลายเป็นผลของนวัตกรรมเหล่านี้ เวลาเปิดของทศวรรษ ชิ transitioned จาก uniprocessors แซะนี้ (CMPs) การเริ่มต้นองค์กร (หรือสถาปัตยกรรมไมโคร) ของ "ส่วนมัลติโปรเซสเซอร์" ของ CMP เช่น ฮาร์ดแวร์ที่ไม่ได้อยู่ในแกนตัวประมวลผล (เช่น แคชข้อมูลร่วม interconnect) ยังคง คล้าย multiprocessor แบบมาตรฐาน (SMP) มันเป็นที่ชัดเจนเขียนสอง โปรดปรานทรานซิสเตอร์ที่ต่อเนื่องสามารถใช้สถาปัตยกรรมไมโครของส่วนมัลติโปรเซสเซอร์ของ CMP ความคิดใหม่ได้ โดยเฉพาะ เนื่องจากนักออกแบบของ CMP ที่มีฮาร์ดแวร์ประกอบด้วยการควบคุมและวิธีการที่มันจะทำงาน พวกเขาสามารถคิด และใช้เทคนิคที่ไม่เคยอาจจะจริงถ้าพวกเขามีปฏิสัมพันธ์ระหว่างเกล็ดแตกต่างกันซึ่งนักออกแบบอาจไม่มีการควบคุม เป็นกรณีในมาตรฐาน SMPs ตั้งแต่แคสัดส่วนของฮาร์ดแวร์นี้ ทบทวนองค์กร และการทำงานของแคชใน CMPs เป็นจุดเริ่มต้นตรรกะเราแคแตกต่างกันการดำเนินงาน ก้าวแรกแม้ว่าในบริบท SMP เป็นโปรเจค Decoupling [1], ซึ่งกำหนดเป้าหมายเวลาแฝงของโปรเจคหาย ที่นี่เราเสนอให้แยกการดำเนินการสำคัญสองอย่างที่จำเป็นสำหรับการดำเนินการถูกต้องแคบนพลาดโปรเจค: รับข้อมูลเข้าถึง และได้รับการ สิทธิ์การเชื่อมโยงข้อมูล เราสังเกตเห็นว่า สามารถโดยทั่วไปสามารถเข้าถึงข้อมูลเร็วกว่าได้รับอนุญาตจำเป็นโปรเจคทั้งหมด เพื่อให้ตัวประมวลผล (เกี่ยวกับการพิจารณาเงิน) สามารถเริ่มการทำงานกับข้อมูลในขณะที่สิทธิ์ที่ยังคงค้างอยู่ มีการดำเนินการแก้ไขในกรณีที่การเข้าเก็งกำไรไม่ถูกต้อง สนับสนุน โดยแนวโน้มผลมากกว่าที่นี่ เราเริ่มคิดกลไกอื่น ๆ นวนิยายสำหรับเพิ่มประสิทธิภาพการดำเนินงานของแคชเกี่ยวกับเวลาเดียวกัน มีการทำงานในชุมชนในการเพิ่มประสิทธิภาพเวลาแฝงของแคบนชิพโดยใช้นวนิยายระดับสุดท้ายแคองค์กรมาก แม้ว่าระดับสุดท้ายเก็บที่ถูกแคช L2 เทคนิคการนำเสนอใช้โดยปกติการแคบนเกล็ดใหญ่ (เช่น แคช L3 ในโปรเซสเซอร์เซิร์ฟเวอร์ในปัจจุบัน) การทำงานแค NUCA เป็นข้อเสนอแรกในทิศทาง [2] สายงานอื่นสังเกตเห็นว่า ทำงานแบบขนาน หรือโปรแกรมหลาย บนทรัพยากรร่วมกันของ CMP ที่นำปัญหาใหม่เนื่องจากสัญญาณรบกวนในทรัพยากรร่วมกัน ร่างกายสำคัญของการทำงานถูกแล้วกำลังพยายามบรรเทาผลร้ายของการรบกวนดังกล่าว

ผลลัพธ์ (ไทย) 2:

ปี 1990 ได้รับสิ่งที่ได้รับการเรียกว่าเป็นยุคทองของ Microarchitecture มีนวัตกรรมใหม่ ๆ ในสถาปัตยกรรมพื้นฐานของ uniprocessor ที่เปิดใช้งานโดยการเพิ่มจำนวนของทรานซิสเตอร์ให้โดยกฎของมัวร์ได้ องค์กร uniprocessor คลาสสิกถูกเปลี่ยนโดยสิ้นเชิงเป็นผลมาจากนวัตกรรมเหล่านี้ ที่หันของทศวรรษชิปเปลี่ยนจาก uniprocessors เพื่อมัลติชิป (CMPS) องค์กร (หรือ microarchitecture) ของ "มัลติส่วน" ของซีเอ็มพีคือฮาร์ดแวร์ที่ไม่ได้อยู่ในแกนประมวลผล (เช่นแคชที่ใช้ร่วมกันเชื่อมต่อระหว่างกัน) ยังคงคล้ายกับมัลติสมมาตรบัญญัติ (SMP) มันเป็นที่ชัดเจนไปยังผู้เขียนที่สองที่ต่อเนื่อง Bounty ทรานซิสเตอร์สามารถใช้ในการคิดใหม่สถาปัตยกรรมของส่วนมัลติของซีเอ็มพี โดยเฉพาะตั้งแต่นักออกแบบของซีเอ็มพีมีการควบคุมที่สมบูรณ์ของสิ่งที่ฮาร์ดแวร์ที่มีอยู่และวิธีการที่จะทำงานที่พวกเขาสามารถคิดและใช้เทคนิคที่ไม่สามารถเป็นจริงถ้าพวกเขาจำเป็นต้องมีปฏิสัมพันธ์ระหว่างชิปที่แตกต่างกว่าที่นักออกแบบอาจจะไม่ได้มีการควบคุมที่สมบูรณ์ เช่นกรณีใน SMPS ยอมรับ ตั้งแต่แคชคิดเป็นส่วนสำคัญของฮาร์ดแวร์นี้ทบทวนองค์กรและการทำงานของแคชใน CMPS เป็นสถานที่ที่มีเหตุผลที่จะเริ่มต้น.
การโจมตีครั้งแรกของเราในการดำเนินงานแคชที่แตกต่างกันแม้ว่าในบริบท SMP ที่ถูกเชื่อมโยงกัน Decoupling [1] ซึ่งมีการกำหนดเป้าหมาย แฝงคิดถึงการเชื่อมโยงกัน ที่นี่เรานำเสนอจะแยกสองการดำเนินงานที่สำคัญที่มีความจำเป็นสำหรับการดำเนินการแคชที่ถูกต้องในการเชื่อมโยงกันพลาด: การได้รับการเข้าถึงข้อมูลและการได้รับสิทธิ์ในการเชื่อมโยงข้อมูล เราสังเกตเห็นว่าข้อมูลอาจมักจะเข้าถึงได้เร็วกว่าการเชื่อมโยงกันทุกสิทธิ์ที่จำเป็นได้รับเพื่อให้หน่วยประมวลผลสามารถ (คร่าว ๆ ) เริ่มต้นการทำงานกับข้อมูลในขณะที่สิทธิ์ถูกยังคงค้างอยู่กับการดำเนินการแก้ไขในกรณีที่การเข้าถึงการเก็งกำไรไม่ถูกต้อง การสนับสนุนจากแนวโน้มผลมากกว่าที่นี่เราเริ่มที่จะพิจารณากลไกนวนิยายอื่น ๆ สำหรับการเพิ่มประสิทธิภาพการดำเนินงานแคช. เกี่ยวกับเวลาเดียวกันมีจำนวนมากของการทำงานในชุมชนในการเพิ่มประสิทธิภาพแฝงแคชบนชิปโดยใช้นวนิยายเรื่องสุดท้ายระดับองค์กรแคช . แม้ว่าที่ผ่านมาแคชระดับในเวลาที่มีแคช L2 เทคนิคที่นำเสนอโดยทั่วไปจะมีผลบังคับใช้กับแคชขนาดใหญ่บนชิป (เช่นแคช L3 ในโปรเซสเซอร์เซิร์ฟเวอร์ของวันนี้) งานแคช Nuca เป็นข้อเสนอในช่วงต้นในทิศทางที่ [2] สายงานอีกตั้งข้อสังเกตว่าการรันโปรแกรมแบบขนานหรือหลายโปรแกรมบนทรัพยากรร่วมกันของ CMP แนะนำปัญหาใหม่เพราะการแทรกแซงในทรัพยากรที่ใช้ร่วมกัน ร่างกายอย่างมีนัยสำคัญของการทำงานเป็นดำเนินการอยู่ในความพยายามที่จะบรรเทาผลกระทบเชิงลบของการรบกวนดังกล่าว

ผลลัพธ์ (ไทย) 3:

1990 เป็นสิ่งที่ได้รับการเรียกว่าเป็นยุคทองของสถาบันสมิธโซเนียน . มีนวัตกรรมมากมายในสถาบันสมิธโซเนียน พื้นฐานของ uniprocessor เปิดใช้งาน โดยการเพิ่มจำนวนของทรานซิสเตอร์ให้กฏของมัวร์ องค์กร uniprocessor คลาสสิกถูกเปลี่ยนแปลงผลของนวัตกรรมเหล่านี้ ที่หันของทศวรรษ , ชิปเปลี่ยนจาก uniprocessors แซะมัลติโปรเซสเซอร์ ( CMPS ) องค์กรเริ่มต้น ( หรือสถาปัตยกรรมไมโคร ) ของ " ส่วนมัลติ " ของซีเอ็มพี เช่น ฮาร์ดแวร์ที่ไม่อยู่ในแกนประมวลผล ( เช่นใช้แคช ( ) ก็ยังเหมือนแบบมัลติสมมาตร ( SMP ) มันเป็นที่ชัดเจนแก่ผู้เขียนสองที่โปรดปรานทรานซิสเตอร์อย่างต่อเนื่องสามารถใช้ทบทวนสถาบันสมิธโซเนียนส่วนมัลติของ CMP . โดยเฉพาะตั้งแต่นักออกแบบของซีเอ็มพี มีการควบคุมที่สมบูรณ์ของอุปกรณ์ มันมีอยู่แล้ว มันทำงาน พวกเขาสามารถคิดและใช้เทคนิคที่ไม่เคยปฏิบัติหากพวกเขาต้องการปฏิสัมพันธ์ระหว่างชิปที่แตกต่างกันกว่าที่นักออกแบบอาจจะไม่ได้มีการควบคุมที่สมบูรณ์ , เป็นกรณีที่ใน Canonical SMPS . ตั้งแต่แคชเป็นส่วนสําคัญของฮาร์ดแวร์นี้ หากองค์กรและการทำงานของแคชในตรรกะ CMPS เป็นสถานที่เพื่อเริ่มต้นการโจมตีครั้งแรกของเรา ในการดำเนินงานแคชที่แตกต่างกัน , แม้ว่าใน SMP บริบทคือการ decoupling [ 1 ] ซึ่งเป้าหมายแฝงของการพลาด ที่นี่เราเสนอให้แยกการดำเนินงานหลักสองที่จําเป็นสําหรับการแคชที่ถูกต้องในการเข้าถึงข้อมูลของคุณ : การขอรับ และการได้รับการอนุญาติให้ข้อมูล เราพบว่าข้อมูลอาจจะได้เร็วกว่าที่จำเป็นทั้งหมดในการรับสิทธิ์ได้ ดังนั้น ตัวประมวลผลได้ ( เดา ) เริ่มทำงานกับข้อมูลส่วนที่ยังค้างอยู่ ด้วยการแก้ไขการกระทำในกรณีการเข้าเก็งไม่ถูกต้อง สนับสนุนโดยผลสัญญาตรงนี้ เราก็เริ่มพิจารณากลไกใหม่สำหรับการเพิ่มประสิทธิภาพการดําเนินงานแคชเกี่ยวกับเวลาเดียวกัน มีงานมากในชุมชน ในการเพิ่มศักยภาพขององค์กรบนแคชใช้แคชในระดับใหม่ แม้ว่าระดับสุดท้ายที่เป็นแคช L2 แคชเทคนิคที่เสนอโดยทั่วไปสามารถใช้ได้กับแคชบนขนาดใหญ่ ( เช่น แคช L3 ในวันนี้โปรเซสเซอร์เซิร์ฟเวอร์ ) ส่วนนูกาแคชงานข้อเสนอแรกในทิศทาง [ 2 ] งานสายอื่น สังเกตว่า รันโปรแกรมแบบขนาน หรือหลายโปรแกรมที่ใช้ร่วมกันทรัพยากรของ CMP แนะนำปัญหาใหม่เนื่องจากการรบกวนในทรัพยากรที่ใช้ร่วมกัน . ร่างกายที่สำคัญของงาน คือ ดำเนินการไปแล้วในการพยายามที่จะลดผลกระทบด้านลบ เช่น การแทรกสอด