FDSE is a single D-type flip-flop w

FDSE is a single D-type flip-flop with data (D), clock enable (CE), and synchronous set (S) inputs and data output (Q). The synchronous set (S) input, when High, overrides the clock enable (CE) input and sets the Q output High during the Low-to-High clock (C) transition. The data on the D input is loaded into the flip-flop when S is Low and CE is High during the Low-to-High clock (C) transition.

The flip-flop is asynchronously cleared, output Low, when power is applied. For CPLDs, the power-on condition can be simulated by applying a High-level pulse on the PRLD global net. FPGAs simulate power-on when global reset (GR) or global set/reset (GSR) is active. GR for XC3000 is active-Low. GR for XC5200 and GSR (XC4000, Spartans, Virtex) default to active-High but can be inverted by adding an inverter in front of the GR/GSR input of the STARTUP or STARTUP_VIRTEX symbol.

ผลลัพธ์ (ไทย) 2:

FDSE เป็น D-ชนิดพลิกความล้มเหลวเดียวกับข้อมูล (D), นาฬิกาเปิดใช้งาน (CE) และชุดซิงโคร (S) ปัจจัยการผลิตและส่งออกข้อมูล (Q) ชุดซิงโคร (S) นำเข้าเมื่อสูงแทนที่นาฬิกาเปิดใช้งาน (CE) ป้อนข้อมูลและชุด Q ผลผลิตสูงในช่วง (C) การเปลี่ยนแปลงต่ำถึงสูงนาฬิกา ข้อมูลเกี่ยวกับการป้อนข้อมูลของ D จะโหลดลงพลิกความล้มเหลวเมื่อ S อยู่ในระดับต่ำและ CE เป็นสูงในช่วง (C) การเปลี่ยนแปลงต่ำถึงสูงนาฬิกา.

พลิกความล้มเหลวจะถูกล้างถ่ายทอดสดผลผลิตต่ำเมื่อพลังงานถูกนำไปใช้ สำหรับ CPLDs, พลังงานบนเงื่อนไขสามารถจำลองโดยการใช้การเต้นของชีพจรระดับสูงบนเน็ตทั่วโลก PRLD FPGAs จำลองพลังงานเมื่อโลกรีเซ็ต (GR) หรือระดับโลกชุด / Reset (GSR) มีการใช้งาน GR for XC3000 มีการใช้งานต่ำ GR for XC5200 และ GSR (XC4000, สปาร์ตัน Virtex) เริ่มต้นการใช้งานสูง แต่สามารถกลับโดยการเพิ่มอินเวอร์เตอร์ในด้านหน้าของ GR / input GSR ของการเริ่มต้นหรือ STARTUP_VIRTEX สัญลักษณ์

ผลลัพธ์ (ไทย) 3:

fdse เป็นฟลิปฟล็อปประเภท d - สามเดี่ยวกับข้อมูล ( D ) , นาฬิกาให้ ( CE ) และแบบตั้ง ( s ) นำเข้าและส่งออกข้อมูล ( q ) ชุดแบบซิงโครนัส ( s ) ใส่เมื่อสูง ใช้แทนนาฬิกาให้ ( CE ) ใส่ชุด Q ผลผลิตสูงในช่วงต่ำนาฬิกาสูง ( C ) การเปลี่ยนแปลง ข้อมูลใน D เข้าโหลดในฟลิปฟล็อปเมื่อต่ำและ CE สูงในระหว่างที่มีนาฬิกาสูง ( C ) การเปลี่ยนแปลงโดยฟลิปฟล็อปอยู่อะ ล้าง ผลผลิตต่ำ เมื่อพลังงานถูกใช้ สำหรับ cplds อำนาจ บนเงื่อนไขที่สามารถจำลองโดยใช้ระดับชีพจรบน prld ทั่วโลกสุทธิ การออกแบบจำลองพลังงานบนโลก ( GR ) เมื่อตั้งค่าหรือเซ็ตชุดทั่วโลก ( GSR ) อยู่ GR สำหรับ xc3000 อยู่ต่ำ และ GR สำหรับ xc5200 GSR ( XC5000 สปาร์ตัน , Virtex ) เริ่มต้นใช้งานสูง แต่สามารถกลับโดยการเพิ่มอินเวอร์เตอร์ในด้านหน้าของ GR / ตรวจเขม่าดินปืนใส่ เริ่มต้น หรือสัญลักษณ์ startup_virtex .