plates and the routing channels in

plates and the routing channels in the lower-plates are
interchanged successively. In this placement, it requires at
most five times metal layer pitch in one routing channel.
However, the routing channel space can be reduced if we
change the locations of some unit capacitors in the placement.
Fig. 8 shows another common-centroid placement by
adjusting the original one. The routing channel space of the
new placement only requires at most four times metal layer
pitch. Therefore, the total layout area is reduced. To handle the
consideration of routing channel space in the placement phase,
we add a penalty term to the cost function in our simulated
annealing based algorithm. The objective of this penalty term
is to make each column of the resulting placement have the
least number of different unit capacitors.
V. CONCLUSION
In this paper, we have pointed out some of routing-aware
placement algorithms for modem analog integrated circuits
and showed our ideas for solving them. Since considering
placement and routing in analog designs are very difficult, we
believe there still exists a lot of room for improving these
approaches.
ACKNOWLEDGMENT
This work was supported in part by National Science
Council of Taiwan under Grant No's NSC-99-2220-E-006-
019 and NSC-98-2221-E-006-156-MY3.

ผลลัพธ์ (ไทย) 1:

แผ่นและช่องสายในแผ่นล่างinterchanged ติด ๆ กัน ในตำแหน่งนี้ ต้องที่ครั้งที่ 5 ส่วนใหญ่โลหะเป็นชั้นในช่องหนึ่งสายอย่างไรก็ตาม พื้นที่ช่องสายงานการผลิตจะลดลงถ้าเราเปลี่ยนตำแหน่งของบางตัวเก็บประจุหน่วยในตำแหน่งFig. 8 แสดงตำแหน่งเซนทรอยด์ทั่วไปอีกด้วยปรับหนึ่งฉบับ พื้นที่ช่องเส้นทางของการตำแหน่งใหม่ต้องชั้นมากที่สุด 4 ครั้งโลหะเท่านั้นระยะห่าง ดังนั้น ตั้งเค้ารวมจะลดลง การจัดการการพิจารณาสายสถานีอวกาศในระยะการจัดวางเราเพิ่มโทษคำฟังก์ชันต้นทุนของเราเลียนแบบการอบเหนียวตามอัลกอริทึม วัตถุประสงค์ของเทอมนี้ลงโทษคือการ ทำให้คอลัมน์แต่ละคอลัมน์ของตำแหน่งได้มีการตัวเก็บประจุต่ออย่างน้อยจำนวนV. สรุปในเอกสารนี้ เราได้ชี้ให้เห็นบางส่วนของสายงานการผลิตตามอัลกอริทึมการวางสำหรับโมเด็มแอนะล็อกรวมวงจรและแสดงให้เห็นความคิดของเราสำหรับแก้ ตั้งแต่การพิจารณาตำแหน่งและสายงานการผลิตในการออกแบบแอนะล็อกยากมาก เราเชื่อว่า ยังมีมากมายห้องพักสำหรับการปรับปรุงเหล่านี้แนวทางการยอมรับงานนี้ได้รับการสนับสนุนบางส่วน โดยวิทยาศาสตร์แห่งชาติสภาไต้หวันภายใต้สิทธิของไม่ NSC-99-2220-E-006 -019 และ NSC-98-2221-E-006-156-MY3

ผลลัพธ์ (ไทย) 2:

แผ่นและช่องทางในการกำหนดเส้นทางแผ่นที่ต่ำกว่าที่มีการหมุนเวียนอย่างต่อเนื่อง
ในตำแหน่งนี้ก็ต้องใช้เวลามากที่สุดครั้งที่ห้าสนามชั้นโลหะในช่องเส้นทางหนึ่ง. แต่พื้นที่ช่องทางเส้นทางสามารถลดลงได้ถ้าเราเปลี่ยนตำแหน่งของตัวเก็บประจุบางหน่วยในการจัดวางที่. รูป 8 แสดงให้เห็นอีกตำแหน่งทั่วไปเซนทรอยด์โดยการปรับเดิมอีกด้วย พื้นที่ช่องทางเส้นทางของตำแหน่งใหม่เพียงต้องการที่มากที่สุดครั้งที่สี่โลหะชั้นสนาม ดังนั้นพื้นที่รูปแบบรวมจะลดลง ที่จะจัดการกับการพิจารณาของเส้นทางพื้นที่ช่องทางในขั้นตอนการจัดวางที่เราเพิ่มระยะโทษฟังก์ชั่นค่าใช้จ่ายในการจำลองของเราหลอมตามขั้นตอนวิธี วัตถุประสงค์ของโทษระยะนี้คือการทำให้แต่ละคอลัมน์ของตำแหน่งที่เกิดขึ้นมีจำนวนน้อยของตัวเก็บประจุหน่วยที่แตกต่างกัน. โวลต์ สรุปในบทความนี้เราได้ชี้ให้เห็นบางส่วนของเส้นทางทราบขั้นตอนวิธีการจัดวางสำหรับวงจรรวมแบบอะนาล็อกโมเด็มและแสดงให้เห็นความคิดของเราในการแก้ปัญหาให้พวกเขา พิจารณาตั้งแต่การจัดวางและการกำหนดเส้นทางในการออกแบบแบบอะนาล็อกเป็นเรื่องยากมากที่เราเชื่อว่ามียังคงมีอยู่เป็นจำนวนมากห้องพักสำหรับการปรับปรุงเหล่านี้วิธี. รับทราบผลงานชิ้นนี้ได้รับการสนับสนุนในส่วนของวิทยาศาสตร์แห่งชาติสภาไต้หวันภายใต้แกรนท์ไม่มีของNSC-99-2220-E- 006- 019 และ NSC-98-2221-E-006-156-MY3

ผลลัพธ์ (ไทย) 3:

แผ่น และเส้นทาง ช่อง จานล่าง
interchanged อย่างต่อเนื่อง ในตำแหน่งนี้ มันต้องใช้ที่
ที่สุดห้าครั้งในหนึ่งเส้นทางสนามโลหะชั้นช่อง
อย่างไรก็ตาม เส้นทางช่องพื้นที่จะลดลงถ้าเรา
เปลี่ยนที่ตั้งของตัวเก็บประจุบางหน่วยในการจัดวาง .
รูปที่ 8 แสดงอื่นทั่วไปเซนทรอยด์จัดวางโดย
ปรับต้นฉบับหนึ่งเส้นทาง ช่องว่างของ
จัดวางใหม่เพียงต้องการมากที่สุดครั้งที่สี่ชั้น
เหล็กสนาม ดังนั้น พื้นที่ผังรวมจะลดลง จัดการ
พิจารณาเส้นทางพื้นที่ช่องทางในการจัดวางระยะ
เราเพิ่มโทษคำฟังก์ชันต้นทุนของเราจำลองขั้นตอนวิธี
อ่อนตาม วัตถุประสงค์ของการลงโทษนี้ในระยะ
เพื่อให้แต่ละคอลัมน์ของที่เกิดการจัดวางมี
อย่างน้อยจำนวนหน่วยที่แตกต่างกัน capacitors
V
สรุปในกระดาษนี้เราได้ชี้ให้เห็นบางส่วนของเส้นทางขั้นตอนวิธีการตระหนักถึงสำหรับโมเด็มอนาล็อกวงจรไฟฟ้า

และแสดงความคิดของเราสำหรับการแก้พวกเขา เนื่องจากการพิจารณาตำแหน่งและเส้นทางในแบบอนาล็อก

เรายากมากเชื่อว่ายังคงมีมากของห้องเพื่อปรับปรุงวิธีการเหล่านี้
.

งานนี้ได้รับการสนับสนุนในส่วนของไต้หวัน โดยสภาวิทยาศาสตร์แห่งชาติ ภายใต้สิทธิ์ ไม่มี nsc-99-2220-e-006
-
และ nsc-98-2221-e-006-156-my3 019 .