Figure 6 shows the normalized area

Figure 6 shows the normalized area of hybrid cache at different sizes. This area consists of STT-RAM, SRAM and area overhead of peripherals containing swap memory, data splitting (counter & comparator), and EB flag bit and two bit Cnt in the tag store. We used Synopsis Design Compiler to determine the area overhead of the parallel counter and comparator in 45-nm technology. The area of added flag and Cnt bits is estimated by modifying the NVsim source code. For 5T cell we draw the layout of the cell in 45-nm rule and added the features to NVsim tool. As results show, the area efficiency of the proposed caches improves for large memory sizes. We observe that 768KB STT/6T and STT/5T have 16.9% and 20.3% area efficiency with respect to the SRAM cache.

ผลลัพธ์ (ไทย) 1:

ภาพที่ 6 แสดงการตั้งค่ามาตรฐานของแคไฮบริดที่มีขนาดแตกต่างกัน พื้นที่นี้ประกอบด้วยค่าผลิต STT RAM พาร์ และพื้นที่ของอุปกรณ์ต่อพ่วงที่ประกอบด้วยการสลับหน่วยความจำ ข้อมูลการแบ่ง (นับและเปรียบเทียบ), และ EB สถานะบิต และ บิตสอง Cnt ในเก็บแท็ก เราใช้คอมไพเลอร์แบบย่อเพื่อระบุค่าโสหุ้ยที่ตั้งของเคาน์เตอร์ขนานและเปรียบเทียบเทคโนโลยี 45 นาโนเมตร ประมาณพื้นที่ของ Cnt บิตและเพิ่มค่าสถานะ โดยการปรับเปลี่ยนรหัสแหล่งที่มา NVsim สำหรับเซลล์ 5T เราวาดโครงร่างของเซลล์ในกฎ 45 nm และเพิ่มคุณลักษณะเครื่องมือ NVsim เป็นผลลัพธ์แสดง ตั้งประสิทธิภาพของแคชเสนอปรับปรุงสำหรับขนาดหน่วยความจำขนาดใหญ่ เราสังเกตว่า 768 KB STT/6T และ STT/5T มีประสิทธิภาพพื้นที่ 16.9% และ 20.3% ตามแคพาร์

ผลลัพธ์ (ไทย) 2:

รูปที่ 6 แสดงให้เห็นพื้นที่ปกติแคชไฮบริดที่มีขนาดแตกต่างกัน บริเวณนี้ประกอบด้วย STT-RAM, SRAM และพื้นที่เหนือศีรษะของอุปกรณ์ต่อพ่วงที่มีหน่วยความจำสลับแยกข้อมูล (เคาน์เตอร์และเปรียบเทียบ) และบิตธง EB และสองบิต Cnt ในการจัดเก็บแท็ก เราใช้เรื่องย่อออกแบบคอมไพเลอร์ในการกำหนดค่าใช้จ่ายในพื้นที่ของเคาน์เตอร์ขนานและเปรียบเทียบในด้านเทคโนโลยี 45 นาโนเมตร พื้นที่ธงเพิ่มและบิต Cnt ประมาณโดยการปรับเปลี่ยนรหัสที่มา NVsim สำหรับเซลล์ 5T เราวาดรูปแบบของเซลล์ในกฎ 45 นาโนเมตรและเพิ่มคุณสมบัติในการเครื่องมือ NVsim ในฐานะที่เป็นผลที่ได้แสดงประสิทธิภาพของพื้นที่แคชเสนอที่ดีขึ้นสำหรับขนาดหน่วยความจำขนาดใหญ่ เราสังเกตว่า 768KB STT / 6T และ STT / 5T มีประสิทธิภาพพื้นที่ 16.9% และ 20.3% ส่วนที่เกี่ยวกับแคช SRAM

ผลลัพธ์ (ไทย) 3:

รูปที่ 6 แสดงค่าพื้นที่ของไฮบริดแคชที่ขนาดต่างกัน พื้นที่นี้ประกอบด้วย stt-ram SRAM และพื้นที่เหนือศีรษะ , อุปกรณ์ต่อพ่วงที่มีหน่วยความจำเสมือนแยกข้อมูล ( ตัวนับและเปรียบเทียบ ) และ EB บิตสองบิตธงทั้งในป้ายร้าน เราใช้ตัวแปลภาษาแบบเรื่องย่อ กำหนด พื้นที่เหนือศีรษะของเคาน์เตอร์ขนานและเปรียบเทียบเทคโนโลยี 45 นาโนเมตร พื้นที่เพิ่มธงและ CNT บิตประมาณ nvsim โดยการแก้ไขรหัสแหล่งที่มา สำหรับ 5T เซลล์ที่เราวาดโครงร่างของเซลล์ใน 45 nm และกฎเพิ่มคุณลักษณะที่จะ nvsim เครื่องมือ เป็นผลให้ , พื้นที่ ประสิทธิภาพของการนำเสนอแคชเพิ่มขนาดหน่วยความจำขนาดใหญ่ เราสังเกตว่า 768kb โหมด และโหมด / 5T 6T / 16.9 % และมีพื้นที่ 20.3 % ประสิทธิภาพเทียบกับ SRAM แคช