To demonstrate the effectiveness of

To demonstrate the effectiveness of
the MDIS compared with the conventional memory and disk hierarchy, access latency
should be less than or equal to that of a conventional DRAM-disk pair, and long write
latency should be hidden or reduced through an effective buffer design. An Active Fetch-
Block Buffer (AFBB) is used to fetch blocks by fetch-block unit (8KB), where the fetchblock
unit has the size of two pages. The AFBB exploits spatial locality in the program
to increase data availability and minimizes the long access latency of the virtually
decoupled NVRAM by hiding and reducing relatively slow read/write operations. Also,
the Static Data Centric Buffer (SDCB) and Dynamic Data Centric Buffer (DDCB) are
used to store evicted fetch-blocks from the AFBB, thereby enhancing temporal locality.
Finally, to hide and delay write latency to the NVRAM, a Dynamic Data Write Buffer
(DDWB) is designed to store evicted reusable fetch-blocks from theDDCBand delay any
write operation to hide slow write latency and maximize the lifetime of the NVRAM.
As shown in Figure 4, we have designed an effective structure for the NVPO, composed
of 2MB of DRAM, to minimize cost and reduce power consumption.

ผลลัพธ์ (ไทย) 1:

แสดงให้เห็นถึงประสิทธิภาพของMDIS จะเปรียบเทียบกับปกติหน่วยความจำและดิสก์ลำดับชั้น เข้าแฝงควรน้อยกว่า หรือเท่ากับว่า คู่ดิสก์ DRAM ธรรมดา และลองเขียนเวลาแฝงควรซ่อน หรือลดลงได้ ด้วยการออกแบบบัฟเฟอร์ที่มีประสิทธิภาพ การใช้งานนำมาใช้-บล็อกบัฟเฟอร์ (AFBB) ใช้ดึงบล็อก โดยบล็อกนำหน่วย (8KB), ที่ fetchblock ในหน่วยมีจำนวน 2 หน้า AFBB การนำพื้นที่ส่วนภายในโปรแกรมเมื่อต้องการเพิ่มข้อมูลความพร้อมใช้งาน และลดเวลาแฝงเข้ายาวของแทบNVRAM decoupled โดยการซ่อน และการลดการดำเนินงานอ่านเขียนค่อนข้างช้า ยังคงข้อมูลเกี่ยวกับบัฟเฟอร์ (SDCB) และแบบไดนามิกข้อมูลเกี่ยวกับบัฟเฟอร์ (DDCB)ใช้เก็บเอาออกนำบล็อคจาก AFBB เพิ่มงบท้องถิ่นชั่วคราวสุดท้าย ซ่อน และล่าช้าเขียนแฝงไปใน NVRAM ข้อมูลแบบไดนามิกเขียนบัฟเฟอร์(DDWB) ถูกออกแบบมาเพื่อเก็บเอาออกสามารถนำมาใช้บล็อกจาก theDDCBand ความล่าช้าใด ๆเขียนการดำเนินการซ่อนแฝงเขียนช้า และเพิ่มอายุการใช้งานของ NVRAMดังแสดงในรูปที่ 4 เราได้ออกแบบเป็นโครงสร้างที่มีประสิทธิภาพสำหรับ NVPO ประกอบด้วยเมกะไบต์ที่ 2 ของ DRAM ลดต้นทุน และลดการใช้พลังงาน

ผลลัพธ์ (ไทย) 2:

แสดงให้เห็นถึงประสิทธิภาพของ
MDIS
เมื่อเทียบกับหน่วยความจำแบบธรรมดาและลำดับชั้นของดิสก์แฝงเข้าถึงควรจะน้อยกว่าหรือเท่ากับว่าคู่DRAM
ดิสก์ธรรมดาและเขียนยาวแฝงควรจะซ่อนหรือลดลงผ่านการออกแบบกันชนที่มีประสิทธิภาพ Fetch-
ใช้งานบล็อกบัฟเฟอร์(AFBB) จะใช้ในการดึงบล็อกโดยการเรียกหน่วยบล็อก (8KB) ​​ที่ fetchblock
หน่วยมีขนาดสองหน้า AFBB
ใช้ประโยชน์จากสถานที่เชิงพื้นที่ในโปรแกรมเพื่อเพิ่มความพร้อมใช้งานของข้อมูลและลดความล่าช้าการเข้าถึงที่ยาวนานของจริง
NVRAM แยกโดยการซ่อนตัวและลดค่อนข้างช้าอ่าน / เขียนการดำเนินงาน นอกจากนี้ข้อมูลแบบคงที่เซ็นทริคบัฟเฟอร์ (SDCB) และข้อมูลแบบไดนามิกเซ็นทริคบัฟเฟอร์ (DDCB) จะถูกนำมาใช้ในการจัดเก็บขับไล่เรียกบล็อกจากAFBB จึงเพิ่มสถานที่ชั่วคราว. สุดท้ายที่จะซ่อนและความล่าช้าในการเขียนแฝงไป NVRAM เป็นข้อมูลแบบไดนามิก เขียนบัฟเฟอร์(DDWB) ถูกออกแบบมาเพื่อเก็บขับไล่นำมาใช้ใหม่ดึงบล็อกจาก theDDCBand ล่าช้าการดำเนินการเขียนเพื่อซ่อนแฝงเขียนช้าและเพิ่มอายุการใช้งานของNVRAM ที่. ดังแสดงในรูปที่ 4 เราได้ออกแบบโครงสร้างที่มีประสิทธิภาพสำหรับ NVPO ที่ประกอบด้วยของ 2MB ของ DRAM เพื่อลดค่าใช้จ่ายและลดการใช้พลังงาน

ผลลัพธ์ (ไทย) 3:

เพื่อแสดงให้เห็นถึงประสิทธิภาพของ mdis
เมื่อเทียบกับหน่วยความจำแบบลำดับดิสก์
แฝงเข้าควรจะน้อยกว่าหรือเท่ากับว่าปกติดีแรมดิสก์คู่ ยาวเขียน
แฝงควรถูกซ่อน หรือลดลงผ่านออกแบบกันชนที่มีประสิทธิภาพ การใช้งานดึง -
บล็อกบัฟเฟอร์ ( afbb ) ใช้เรียกบล็อกโดยเรียกหน่วยบล็อก ( 8kb ) ที่ fetchblock
หน่วยมีขนาด 2 หน้า การใช้ประโยชน์พื้นที่ afbb ท้องถิ่นในโปรแกรม
เพื่อเพิ่มความพร้อมและข้อมูลลดยาวเข้าถึงศักยภาพของจวน
แบบ nvram โดยการซ่อนและการค่อนข้างช้า อ่าน / เขียนงาน นอกจากนี้
สถิตข้อมูลศูนย์กลาง บัฟเฟอร์ ( sdcb ) และแบบไดนามิกข้อมูลศูนย์กลาง บัฟเฟอร์ ( ddcb )
ใช้เก็บไล่ตามจาก afbb บล็อก ,จึงเพิ่มเวลาท้องถิ่น
สุดท้ายที่จะซ่อนและความล่าช้าเขียนแฝงไป nvram , ข้อมูลแบบไดนามิกเขียนบัฟเฟอร์
( ddwb ) ถูกออกแบบมาเพื่อจัดเก็บสามารถดึงเอาออกห่างจาก theddcband ล่าช้า
เขียนงานซ่อนแฝง และขยายช้า เขียนชีวิตของ nvram .
ดังแสดงในรูปที่ 4 เราได้ ออกแบบโครงสร้างที่มีประสิทธิภาพสำหรับ nvpo ประกอบด้วย
ของ 2MB ของ DRAM ,เพื่อลดต้นทุน และลดการใช้พลังงาน