Fig. 12 provides an overview of chi

Fig. 12 provides an overview of chip level clocking and
distribution, highlighting the major clock grids: l2clk, drl2clk,
iol2clk and pcl2clk (nominal frequencies: 1.4 GHz, 400 MHz,
350 MHz, and 250 MHz, respectively). Another clock grid
io2xl2clk (nominal frequency 700 MHz) exists in the MAC
solely to double-pump single-port SRAMs that are used as
dual-port memories at half-rate. Other smaller domains are
concentrated mostly at the SerDes boundaries of the Memory
Control Unit (MCU), PCI-Express Unit (PEU). and the Media
Access Control (MAC). The CMP clock (the high-frequency
Chip Multi Processing clock which clocks the SPCs, L2 cache,
and Crossbar) and DR clock frequencies can vary in ratio
from 2.00
–
5.25 in functional mode. The key relationships in
functional mode are that the DR clock always runs at twice
the sys_clk frequency, and the I/O clock runs at quarter rate of
CMP. The system clock that drives the core PLL in Niagara2 is
a copy of the reference clock (fbd_ref) driven by a clock buffer
chip to the FBDIMM modules. As a result, there is no long-term
drift between the DR and SerDes recovered clocks in the MCU,
so the clock domains are mesochronous. However, the PCIe
and XAUI interfaces get reference clocks from independent
sources. Unlike the MCU, the boundaries in the PEU and MAC
are asynchronous.

ผลลัพธ์ (ไทย) 1:

Fig. 12 แสดงภาพรวมของชิประดับตอก และกระจาย เน้นกริดนาฬิกาสำคัญ: l2clk, drl2clkiol2clk และ pcl2clk (ระบุความถี่: 1.4 GHz, 400 MHzความเร็ว 350 MHz และ 250 MHz ตามลำดับ) ตารางนาฬิกาอีกio2xl2clk (ระบุความถี่ 700 MHz) อยู่ใน MACเพื่อ SRAMs เดี่ยวท่าคู่ปั๊มที่ใช้เป็นความทรงจำสองพอร์ตครึ่งอัตรา มีโดเมนอื่น ๆ ขนาดเล็กเข้มข้นที่ขอบเขต SerDes ของหน่วยความจำส่วนใหญ่ควบคุมหน่วย (หลัก), หน่วยแบบ PCI Express (PEU) และสื่อเข้าถึงตัวควบคุม (MAC) นาฬิกา CMP (ที่ความถี่สูงชิปประมวลผลหลายนาฬิกาซึ่งตอกบัตร SPCs, L2 แคชและท่อนเหล็ก) และ DR นาฬิกาความถี่แตกต่างกันในอัตราส่วนจาก 2.00–5.25 ในโหมดการทำงาน ความสัมพันธ์หลักในมีโหมดการทำงานว่า DR นาฬิกาจะทำงานที่สองความถี่ sys_clk และนาฬิกา I/O ทำงานที่อัตราไตรมาสCMP นาฬิการะบบที่ไดรฟ์หลัก PLL ใน Niagara2สำเนาของนาฬิกาอ้างอิง (fbd_ref) ที่ขับเคลื่อน ด้วยบัฟเฟอร์นาฬิกาชิกับโม FBDIMM ส่งผล มีระยะยาวไม่ดริฟท์ระหว่าง DR SerDes นาฬิกาในหลัก กู้คืนดังนั้น นาฬิกาโดเมนเป็น mesochronous อย่างไรก็ตาม PCIeและอินเทอร์เฟซ XAUI นาฬิกาอ้างอิงจากอิสระแหล่งที่มา ซึ่งแตกต่างจากหลัก ขอบ PEU และ MACมีแบบอะซิงโครนัส

ผลลัพธ์ (ไทย) 2:

มะเดื่อ. 12
ให้ภาพรวมของระดับชิปตอกบัตรและการจัดจำหน่ายและไฮไลท์ที่สำคัญกริดนาฬิกา: l2clk, drl2clk,
iol2clk และ pcl2clk (ระบุความถี่: 1.4 GHz, 400 MHz,
350 MHz และ 250 MHz ตามลำดับ) ตารางนาฬิกาอีก
io2xl2clk (ความถี่ 700 MHz เล็กน้อย) ที่มีอยู่ใน MAC
แต่เพียงผู้เดียวสองปั๊ม SRAMs
เดียวพอร์ตที่ใช้เป็นความทรงจำแบบdual-พอร์ตครึ่งอัตรา โดเมนที่มีขนาดเล็กอื่น ๆ
ที่มีความเข้มข้นส่วนใหญ่ที่SerDes
ขอบเขตของหน่วยความจำหน่วยควบคุม(MCU) หน่วย PCI-Express (PEU) และสื่อการควบคุมการเข้าถึง (MAC)
นาฬิกาซีเอ็มพี(ความถี่สูงนาฬิกาหลายชิปประมวลผลที่นาฬิกา SPCS แคช L2, และคานประตู) และ DR ความถี่สัญญาณนาฬิกาจะแตกต่างกันในอัตราส่วนจาก2.00 - 5.25 ในโหมดการทำงาน ความสัมพันธ์ที่สำคัญในโหมดการทำงานที่นาฬิกา DR เสมอทำงานที่สองครั้งความถี่sys_clk และ I / O นาฬิกาทำงานในอัตราที่สี่ของซีเอ็มพี นาฬิการะบบ PLL ที่ไดรฟ์หลักใน Niagara2 เป็นสำเนาของนาฬิกาอ้างอิงที่(fbd_ref) ขับเคลื่อนด้วยบัฟเฟอร์นาฬิกาชิปโมดูลFBDIMM เป็นผลให้ไม่มีในระยะยาวดริฟท์ระหว่าง DR และ SerDes กู้คืนนาฬิกาใน MCU ที่เพื่อให้โดเมนนาฬิกาที่มีmesochronous อย่างไรก็ตาม PCIe อินเตอร์เฟซและ XAUI ได้รับการอ้างอิงจากนาฬิกาอิสระแหล่งที่มา ซึ่งแตกต่างจาก MCU ขอบเขตใน PEU และแม็มีไม่ตรงกัน

ผลลัพธ์ (ไทย) 3:

รูปที่ 12 แสดงภาพรวมของชิประดับนาฬิกาและ
จำหน่าย เน้นกริดนาฬิกาหลัก : l2clk drl2clk
, , และ iol2clk pcl2clk ( ชื่อ : 1.4 GHz ความถี่ 400 MHz
350 MHz และ 250 MHz ตามลำดับ ) อีก io2xl2clk ตาราง
นาฬิกา ( ชื่อถี่ 700 MHz ) ที่มีอยู่ในเครื่อง Mac
เพียงเครื่องปั๊มพอร์ตเดียว srams ที่ใช้เป็นพอร์ตแบบ Dual
ความทรงจำที่ครึ่งอัตราโดเมนที่มีขนาดเล็กอื่น ๆส่วนใหญ่ที่นำมาใช้
เข้มข้นขอบเขตของหน่วยควบคุมความจำ
( MCU ) , หน่วย PCI Express ( เพือ ) และการควบคุมการเข้าถึงสื่อ
( Mac ) โดยซีเอ็มพีนาฬิกา ( ชิปประมวลผลที่หลายความถี่สูง
นาฬิกานาฬิกา SPCS , แคช , และ L2
คาน ) และ ดร. นาฬิกาความถี่สามารถแตกต่างกันในอัตราส่วน


จาก 2.00 – 5.25 ในโหมดการทํางาน ความสัมพันธ์ที่สำคัญ
โหมดการทำงานที่นาฬิกา ดร มักจะวิ่งสองครั้ง
sys_clk ความถี่และนาฬิกา I / O วิ่งในอัตราหนึ่งในสี่ของ
CMP . ระบบนาฬิกาที่ไดรฟ์หลักคือการเชื่อมต่อใน niagara2
สำเนาของนาฬิกาอ้างอิง ( fbd_ref ) ขับเคลื่อนโดยนาฬิกาบัฟเฟอร์
ชิปใน fbdimm โมดูล เป็นผลให้ไม่มีระยะยาว
ลอยระหว่างดอกเตอร์ และนำมาใช้คืนนาฬิกาใน MCU
ดังนั้นนาฬิกาโดเมนมี mesochronous . อย่างไรก็ตาม , -
และการเชื่อมต่อ xaui นาฬิกาได้รับการอ้างอิงจากแหล่งอิสระ

ซึ่งแตกต่างจาก MCU ขอบเขตในเพือและ Mac
จะไม่ตรงกัน