The clock divider module is mainly

The clock divider module is mainly used to generate the specified
clock frequency to trigger the A/D converter and control
the dc servomotor. A 1-MHz quartz oscillator is used here to
supply the clock frequency of the FPGA chip. We use the clock
divider module to reduce 1 MHz to the specified clock frequency.
For example, the CLMR only runs about 500 Hz. It
may result in unstable vibration of the dc servomotor if a high
working clock frequency is utilized. The clock divider module
is composed of an up-counter and a D flip-flop. We exploit the
up-counter to count a double clock frequency, and then we can
get the specified clock frequency after the D flip-flop

ผลลัพธ์ (ไทย) 1:

โมแบ่งนาฬิกาส่วนใหญ่ใช้ในการสร้างที่ระบุสัญญาณนาฬิกาการแปลง A/D และควบคุมโวมอเตอร์ dc ออสซิลเลเตอร์ 1 MHz ควอตซ์ที่ใช้นี่ใส่ความถี่นาฬิกาของชิพ FPGA เราใช้นาฬิกาโมดูลแบ่งลด 1 MHz ความถี่นาฬิการะบุเช่น CLMR สามารถทำงานได้ประมาณ 500 Hz. Itอาจทำให้ระบบไม่เสถียรของโวมอเตอร์ dc ถ้าสูงทำงานความถี่นาฬิกาถูกนำมาใช้ โมแบ่งนาฬิกาจะประกอบด้วยตัวนับขึ้นและ D ที่ชิ้นงานพลิกกลับ เราใช้ประโยชน์จากการค่าตัวนับการนับความถี่นาฬิกาคู่ แล้วเราสามารถรับความถี่นาฬิการะบุหลังจากชิ้นงานพลิกกลับ D

ผลลัพธ์ (ไทย) 2:

โมดูลนาฬิกา divider ส่วนใหญ่จะใช้ในการสร้างที่ระบุ
ความถี่สัญญาณนาฬิกาที่จะเรียกตัวแปลง A / D และการควบคุมการ
กระตุกดีซี 1 เมกะเฮิรตซ์ผลึก oscillator ถูกนำมาใช้ที่นี่เพื่อ
จัดหาความถี่สัญญาณนาฬิกาของชิป FPGA เราใช้เวลา
โมดูลกั้นเพื่อลด 1 MHz ถึงความถี่สัญญาณนาฬิกาที่ระบุ.
ตัวอย่างเช่น CLMR จะทำงานประมาณ 500 เฮิร์ตซ์ มัน
อาจส่งผลให้เกิดการสั่นสะเทือนที่ไม่แน่นอนของการกระตุก DC ถ้าสูง
ความถี่สัญญาณนาฬิกาถูกนำมาใช้ในการทำงาน โมดูลนาฬิกา divider
ประกอบด้วย up-เคาน์เตอร์และ D ปัดพลิก เราใช้ประโยชน์จาก
ขึ้นที่เคาน์เตอร์นับความถี่นาฬิกาคู่และแล้วเราสามารถ
รับความถี่สัญญาณนาฬิกาที่ระบุไว้หลังจากที่ D ปัดพลิก