A string of many, often equally dim

A string of many, often equally dimensioned, resistors connected between two reference voltages is a resistor string ladder network. The resistors act as voltage dividers between the referenced voltages. Each tap of the string generates a different voltage, which can be compared with another voltage: this is the basic principle of a flash ADC (analog-to-digital converter). Often a voltage is converted to a current, enabling the possibility to use an R–2R ladder network.

Disadvantage: for an n-bit ADC, the number of resistors grows exponentially, as 2^n-1 resistors are required, while the R–2R resistor ladder only increases linearly with the number of bits, as it needs only 2n resistors.
Advantage: higher impedance values can be reached using the same number of components.
String resistor ladder network (analog to digital conversion, or ADC)
A resistor ladder is an electrical circuit made from repeating units of resistors. Two configurations are discussed below, a string resistor ladder and an R–2R ladder.

An R–2R Ladder is a simple and inexpensive way to perform digital-to-analog conversion, using repetitive arrangements of precise resistor networks in a ladder-like configuration. A string resistor ladder implements the non-repetitive reference network.
R–2R resistor ladder network (digital to analog conversion, or DAC)[edit]

Figure 1: n-bit R–2R resistor ladder
A basic R–2R resistor ladder network is shown in Figure 1. Bit an−1 (most significant bit, MSB) through bit a0 (least significant bit, LSB) are driven from digital logic gates. Ideally, the bit inputs are switched between V = 0 (logic 0) and V = Vref (logic 1). The R–2R network causes these digital bits to be weighted in their contribution to the output voltage Vout. Depending on which bits are set to 1 and which to 0, the output voltage (Vout) will have a corresponding stepped value between 0 and Vref minus the value of the minimal step, corresponding to bit 0. The actual value of Vref (and the voltage of logic 0) will depend on the type of technology used to generate the digital signals.[1]

For a digital value VAL, of a R–2R DAC with N bits and 0 V/Vref logic levels, the output voltage Vout is:

Vout = Vref × VAL / 2N.
For example, if N = 5 (hence 2N = 32) and Vref = 3.3 V (typical CMOS logic 1 voltage), then Vout will vary between 0 volts (VAL = 0 = 000002) and the maximum (VAL = 31 = 111112):

max Vout = 3.3 × 31 / 25 = 3.2 volts
with steps (corresponding to VAL = 1 = 000012)

ΔVout = 3.3 × 1 / 32 = 0.1 volts.
The R–2R ladder is inexpensive and relatively easy to manufacture, since only two resistor values are required (or even one, if R is made by placing a pair of 2R in parallel, or if 2R is made by placing a pair of R in series). It is fast and has fixed output impedance R. The R–2R ladder operates as a string of current dividers, whose output accuracy is solely dependent on how well each resistor is matched to the others. Small inaccuracies in the MSB resistors can entirely overwhelm the contribution of the LSB resistors. This may result in non-monotonic behavior at major crossings, such as from 011112 to 100002. Depending on the type of logic gates used and design of the logic circuits, there may be transitional voltage spikes at such major crossings even with perfect resistor values. These can be filtered with capacitance at the output node (the consequent reduction in bandwidth may be significant in some applications). Finally, the 2R resistance is in series with the digital-output impedance. High-output-impedance gates (e.g., LVDS) may be unsuitable in some cases. For all of the above reasons (and doubtless others), this type of DAC tends to be restricted to a relatively small number of bits; although integrated circuits may push the number of bits to 14 or even more, 8 bits or fewer is more typical.
Resistor ladder with unequal rungs[edit]

Figure 2: 4-bit linear R–2R DAC using unequal resistors
It is not necessary that each "rung" of the R–2R ladder use the same resistor values. It is only necessary that the "2R" value matches the sum of the "R" value plus the Thévenin-equivalent resistance of the lower-significance rungs. Figure 2 shows a linear 4-bit DAC with unequal resistors.

This allows a reasonably accurate DAC to be created from a heterogeneous collection of resistors by forming the DAC one bit at a time. At each stage, resistors for the "rung" and "leg" are chosen so that the rung value matches the leg value plus the equivalent resistance of the previous rungs. The rung and leg resistors can be formed by pairing other resistors in series or parallel in order to increase the number of available combinations. This process can be automated.

ผลลัพธ์ (ไทย) 1:

สายมาก มักจะเท่า ๆ กัน dimensioned, resistors เชื่อมต่อระหว่างแรงดันอ้างอิงที่สองเป็นบันไดตัวต้านทานสายเครือข่าย Resistors ที่ทำหน้าที่เป็นแบ่งแรงดันไฟฟ้าระหว่างแรงดันอ้างอิง แต่ละแท็บของสายอักขระสร้างแรงดันค่าต่าง ๆ ซึ่งสามารถเปรียบเทียบกับแรงดันไฟฟ้าอื่น: เป็นหลักการพื้นฐานของ ADC แฟลช (ตัวแปลงแอนะล็อกกับดิจิทัล) มักจะเป็นแรงดันไฟฟ้าจะถูกแปลงเป็นกระแส การเปิดใช้งานสามารถใช้กับเครือข่าย R-2R แลดเดอร์ข้อเสีย: สำหรับเป็น n บิต ADC จำนวน resistors เติบโตขยายตัวอย่างมาก เป็น 2 ^ n-1 resistors จำเป็น ขณะที่บันไดตัวต้านทาน R-2R เท่าเพิ่มเชิงเส้น มีจำนวนบิต เป็นก็เฉพาะ 2n resistorsข้อดี: ค่าความต้านทานสูงสามารถเข้าถึงได้โดยใช้หมายเลขเดียวกันของส่วนประกอบสตริการเครือข่ายบันไดของตัวต้านทาน (แบบแอนะล็อกการแปลงดิจิตอล ADC)บันไดตัวต้านทานวงจรไฟฟ้าจากหน่วยของ resistors ที่ซ้ำกันได้ โครงแบบที่สองจะกล่าวถึงด้านล่าง ตัวต้านทานสายบันไดและบันไดเป็น R-2Rบันไดมี R-2R เป็นวิธีที่ง่าย และราคาไม่แพงการแปลงดิจิตอลอนาล็อก ใช้ซ้ำเรียงเครือข่ายตัวต้านทานความแม่นยำในการกำหนดค่าเช่นบันได บันไดตัวต้านทานสายอักขระใช้เครือข่ายอ้างอิงที่ไม่ซ้ำเครือข่ายบันไดตัวต้านทาน R-2R (ดิจิตอลการแปลงแอนะล็อก DAC) [แก้ไข]รูปที่ 1: ตัวต้านทาน n บิต R-2R แลดเดอร์เครือข่ายบันไดตัวต้านทาน R-2R พื้นฐานจะแสดงในรูปที่ 1 An−1 บิต (บิตที่สำคัญ MSB) ผ่านบิต a0 (สำคัญน้อยบิต LSB) ขับเคลื่อนจากประตูตรรกะดิจิทัล เชิญ สลับอินพุตบิตระหว่าง V = 0 (ลอจิก 0) และ V = Vref (ลอจิก 1) เครือข่าย R-2R ทำให้บิตดิจิทัลให้สามารถถ่วงน้ำหนักในส่วนของพวกเขาทำให้แรงดันไฟออก Vout ขึ้นอยู่กับบิตที่ถูกตั้งค่าให้ 1 และซึ่งเป็น 0 แรงดันไฟออก (Vout) จะมีค่าก้าวสอดคล้องกันระหว่าง 0 และ Vref ลบ ด้วยมูลค่าของขั้นตอนน้อยที่สุด ตรงกับบิต 0 ค่าจริงของ Vref (และแรงดันของลอจิก 0) จะขึ้นอยู่กับชนิดของเทคโนโลยีที่ใช้ในการสร้างสัญญาณดิจิตอล [1]สำหรับค่าดิจิตอลวินเทอร์ ของ DAC R-2R N บิตและ 0 V/Vref ตรรกะระดับ อัตราแรงดันออก Vout คือ:Vout =× Vref ค่า / 2Nตัวอย่าง ถ้า N = 5 (ดังนั้น 2N = 32) และ Vref = 3.3 V (ปกติ CMOS 1 แรงดันลอจิก), แล้ว Vout จะแตกต่างกันระหว่าง 0 โวลต์ (VAL = 0 = 000002) และสูงสุด (VAL = 31 = 111112):สูงสุด Vout = 3.3 × 31 / 25 = 3.2 โวลต์มีขั้นตอน (ที่สอดคล้องกับค่า = 1 = 000012)ΔVout = 3.3 × 1 / 32 = 0.1 โวลต์บันได R-2R จะราคาไม่แพง และง่ายในการผลิต เนื่องจากค่าตัวต้านทานสองจำเป็น (หรือแม้แต่หนึ่ง ถ้า R ถูกตั้งขึ้น โดยวางคู่ของ 2R ขนาน หรือ 2R จะวางคู่ของ R ในชุด) รวดเร็ว และมีความต้านทานเอาท์พุทอาร์คง บันได R-2R ทำงานเป็นสายแบ่งปัจจุบัน มีความถูกต้องของผลลัพธ์เป็นเพียงขึ้นอยู่กับวิธีการที่ดีตรงกับตัวต้านทานแต่ละให้ผู้อื่น ผิดพลาดใด ๆ เล็กใน MSB resistors สามารถทั้งล้นของ LSB resistors นี้อาจเกิดในลักษณะไม่ monotonic ที่หละหลวมสำคัญ เช่นจาก 011112 100002 ขึ้นอยู่กับชนิดของประตูตรรกะใช้และออกแบบวงจรตรรกะ อาจมีแรงดันอีกรายการ spikes ที่หละหลวมเช่นหลักแม้ว่าจะมีค่าตัวต้านทานที่เหมาะสม เหล่านี้สามารถถูกกรอง ด้วยความที่โหนออก (ลดแบนด์วิดท์ที่ตามมาอาจจะสำคัญในโปรแกรมประยุกต์บางโปรแกรม) สุดท้าย ต้านทาน 2R อยู่ในชุดที่มีความต้านทานเอาท์พุทดิจิตอล ประตูสูงผลผลิตความต้านทาน (เช่น LVDS) อาจไม่เหมาะสมในบางกรณี เหตุผลข้างต้นทั้งหมด (อย่างไม่ต้องสงสัยและอื่น ๆ), DAC ชนิดนี้มีแนวโน้มที่จะจำกัดจำนวนบิต ค่อนข้างเล็ก แม้ว่าวงจรแบบรวมอาจผลักดันจำนวนบิต 8 บิต ยิ่ง หรือ 14 หรือน้อย เป็นเรื่องปกติมากขึ้นบันไดตัวต้านทานกับไม่ rungs [แก้ไข]รูปที่ 2:4 บิตเส้น R-2R DAC ใช้ resistors ไม่เท่ากันไม่จำเป็นว่า แต่ละ "รุ่ง" ของบันได R-2R ใช้ค่าตัวต้านทาน ได้เพียงว่า ค่า "2R" ตรงกับผลรวมของค่า "R" และความต้านทานเทียบเท่ากับ Thévenin ของ rungs ความสำคัญต่ำกว่า รูปที่ 2 แสดง DAC 4 บิตเป็นเชิงเส้นกับ resistors ไม่เท่ากันนี้ช่วยให้ DAC ที่ถูกต้องสมเหตุสมผลที่จะสร้างจากคอลเลกชันที่แตกต่างกันของ resistors โดยเป็น DAC ที่หนึ่งบิตที่ ในแต่ละขั้น resistors "รุ่ง" และ "ขา" จะถูกเลือกเพื่อให้ตรงกับค่ารุ่งค่าขาบวกความต้านทานเทียบเท่าของ rungs ก่อนหน้านี้ Resistors รุ่งและขาสามารถจะเกิดขึ้น โดยการจับคู่อื่น ๆ resistors ในชุดหรือควบคู่กันเพื่อเพิ่มจำนวนชุดของว่าง กระบวนการนี้สามารถเป็นแบบอัตโนมัติ

ผลลัพธ์ (ไทย) 2:

สตริงของหลาย ๆ คนมักจะขนาดเท่า ๆ กันต้านทานการเชื่อมต่อระหว่างสองแรงดันอ้างอิงต้านทานเครือข่ายบันไดสตริง ต้านทานทำหน้าที่เป็นวงเวียนแรงดันไฟฟ้าระหว่างแรงดันไฟฟ้าที่อ้างถึง ประปาของสตริงแต่ละสร้างแรงดันไฟฟ้าที่แตกต่างกันซึ่งสามารถนำมาเปรียบเทียบกับแรงดันไฟฟ้าอื่น: นี้เป็นหลักการพื้นฐานของแฟลช ADC (อะนาล็อกเป็นดิจิตอลแปลง) บ่อยครั้งที่แรงดันไฟฟ้าจะถูกแปลงเป็นปัจจุบันที่ช่วยให้ความเป็นไปได้ที่จะใช้เครือข่ายบันได R-2R. ข้อด้อย: สำหรับ ADC n บิตจำนวนต้านทานเติบโตชี้แจงเป็น 2 ^ n-1 ตัวต้านทานจะต้องในขณะที่ R บันไดต้านทาน -2R เพียง แต่เพิ่มเป็นเส้นตรงกับจำนวนบิตในขณะที่จะต้องต้านทาน 2n เท่านั้น. ประโยชน์:. ค่าความต้านทานที่สูงขึ้นสามารถเข้าถึงได้โดยใช้หมายเลขเดียวกันของส่วนประกอบString เครือข่ายบันไดต้านทาน (อนาล็อกเพื่อการแปลงดิจิตอลหรือ ADC) ตัวต้านทาน บันไดเป็นวงจรไฟฟ้าที่ทำจากการทำซ้ำหน่วยต้านทาน สองการกำหนดค่าที่จะกล่าวถึงด้านล่างบันไดต้านทานสตริงและบันได R-2R. R-2R บันไดเป็นวิธีที่ง่ายและราคาไม่แพงที่จะดำเนินการแปลงดิจิตอลเป็นอะนาล็อกโดยใช้การเตรียมการซ้ำของเครือข่ายต้านทานความแม่นยำในการกำหนดค่าบันไดเหมือน . บันไดต้านทานสตริงดำเนินการเครือข่ายการอ้างอิงที่ไม่ซ้ำ. R-2R เครือข่ายบันไดต้านทาน (ดิจิตอลเป็นอนาล็อกแปลงหรือ DAC) [แก้ไข] รูปที่ 1: n บิต R-2R บันไดต้านทานพื้นฐานR-2R เครือข่ายบันไดต้านทานคือ แสดงให้เห็นในรูปที่ 1 บิต-1 (บิตที่สำคัญที่สุด MSB) ผ่าน a0 บิต (บิตอย่างมีนัยสำคัญน้อย LSB) จะถูกขับออกมาจากประตูตรรกะดิจิตอล จะเป็นการดีที่ปัจจัยการผลิตบิตเปลี่ยนระหว่าง V = 0 (ตรรกะ 0) และ V = VREF (ตรรกะ 1) เครือข่าย R-2R ที่ทำให้เกิดบิตดิจิตอลเหล่านี้จะถ่วงน้ำหนักในการสนับสนุนของพวกเขาไปแรงดัน output Vout ทั้งนี้ขึ้นอยู่กับบิตจะถูกตั้งค่าเป็น 1 และที่ 0, แรงดันขาออก (Vout) จะมีค่าก้าวที่สอดคล้องกันระหว่าง 0 และ VREF ลบค่าของขั้นตอนน้อยที่สุดที่สอดคล้องกับบิต 0 ค่าที่แท้จริงของ VREF (และ แรงดันไฟฟ้าของตรรกะ 0) จะขึ้นอยู่กับประเภทของเทคโนโลยีที่ใช้ในการสร้างสัญญาณดิจิตอล. [1] สำหรับค่าดิจิตอล VAL, ของ R-2R DAC กับบิต n และ 0 V / VREF ระดับตรรกะแรงดันขาออก Vout คือ : Vout = VREF × VAL / 2N. ยกตัวอย่างเช่นถ้าไม่มี = 5 (เพราะฉะนั้น 2N = 32) และ VREF = 3.3 V (CMOS ทั่วไปตรรกะ 1 แรงดันไฟฟ้า) แล้ว Vout จะแตกต่างกันระหว่าง 0 โวลต์ (VAL = 0 = 000002) และ สูงสุด (VAL = 31 = 111112): สูงสุด Vout = 3.3 × 31/25 = 3.2 โวลต์ด้วยขั้นตอน(ตรงกับ VAL = 1 = 000012) ΔVout = 3.3 × 1/32 = 0.1 โวลต์. บันได R-2R มีราคาไม่แพง และค่อนข้างง่ายในการผลิตตั้งแต่เพียงสองค่าความต้านทานจะต้อง (หรือแม้กระทั่งหนึ่งถ้า R จะทำโดยการวางคู่ของ 2R ในแบบคู่ขนานหรือถ้า 2R จะทำโดยการวางคู่ของ R ในชุด) มันเป็นไปอย่างรวดเร็วและมีความต้านทานการส่งออกคงที่อาร์บันได R-2R ทำงานเป็นสายวงเวียนปัจจุบันที่มีความถูกต้องการส่งออกเป็นเพียงขึ้นอยู่กับวิธีการที่ดีในแต่ละต้านทานจะถูกจับคู่กับคนอื่น ๆ ความไม่ถูกต้องขนาดเล็กในตัวต้านทาน MSB ทั้งหมดสามารถครอบงำผลงานของ LSB ต้านทาน ซึ่งอาจส่งผลในการทำงานที่ไม่ต่อเนื่องข้ามที่สำคัญเช่นจาก 011,112 100002. จะขึ้นอยู่กับชนิดของประตูตรรกะที่ใช้และการออกแบบวงจรตรรกะอาจจะมีแรงดัน spikes การเปลี่ยนผ่านที่สำคัญเช่นนํ้าแม้จะมีค่าความต้านทานที่สมบูรณ์แบบ เหล่านี้สามารถกรองที่มีความจุที่โหนดออก (ผลเนื่องมาจากการลดลงในแบนด์วิดธ์อาจมีความสำคัญในการใช้งานบางส่วน) ในที่สุดความต้านทาน 2R อยู่ในชุดที่มีความต้านทานดิจิตอลเอาท์พุท ประตูผลผลิตสูงต้านทาน (เช่น LVDS) อาจจะไม่เหมาะสมในบางกรณี สำหรับเหตุผลดังกล่าวข้างต้น (และไม่ต้องสงสัยอื่น ๆ ) ประเภทของ DAC นี้มีแนวโน้มที่จะถูก จำกัด ให้เป็นจำนวนที่ค่อนข้างเล็กของบิต; แม้ว่าวงจรรวมอาจผลักดันจำนวนบิตถึง 14 หรือมากยิ่งขึ้น 8 บิตหรือน้อยกว่าเป็นเรื่องปกติมากขึ้น. บันไดต้านทานกับขั้นที่ไม่เท่ากัน [แก้ไข] รูปที่ 2: 4 บิตเชิงเส้น R-2R DAC โดยใช้ตัวต้านทานที่ไม่เท่ากันมันไม่จำเป็นว่าแต่ละ "รุ่ง" ของบันได R-2R ใช้ค่าความต้านทานเดียวกัน มันเป็นเพียงสิ่งจำเป็นที่ "2R" ค่าตรงกับผลรวมของ "อาร์" ค่าบวกต้านทานThéveninเทียบเท่าของขั้นต่ำอย่างมีนัยสำคัญ รูปที่ 2 แสดงให้เห็นว่า DAC 4 บิตเชิงเส้นที่มีความต้านทานที่ไม่เท่ากัน. นี้จะช่วยให้ DAC ถูกต้องเหมาะสมที่จะสร้างจากคอลเลกชันที่แตกต่างกันของตัวต้านทานโดยการขึ้นรูป DAC หนึ่งบิตในเวลา ในแต่ละขั้นตอนต้านทานสำหรับ "รุ่ง" และ "ขา" ได้รับการแต่งตั้งเพื่อให้ค่ารุ่งตรงกับค่าที่ขาบวกต้านทานเทียบเท่าขั้นก่อนหน้านี้ รุ่งและต้านทานขาสามารถเกิดขึ้นโดยการจับคู่ต้านทานอื่น ๆ ในชุดหรือขนานในการสั่งซื้อที่จะเพิ่มจำนวนของการรวมกันที่มีอยู่ กระบวนการนี้ได้โดยอัตโนมัติ

ผลลัพธ์ (ไทย) 3:

สาย หลายคนมักจะเท่ากัน dimensioned resistors ที่เชื่อมต่อระหว่างสองอ้างอิงแรงดันไฟฟ้าเป็นแบบเชือกบันไดเครือข่าย ตัวต้านทานเป็นแรงดันไฟฟ้าวงเวียนระหว่างที่อ้างอิงนั้น แต่ละแตะเชือกสร้างแรงดันไฟฟ้าที่แตกต่างกันซึ่งสามารถเปรียบเทียบได้กับแรงดันไฟฟ้าอื่น นี้เป็นหลักการพื้นฐานของแฟลช ADC ( งูปล้องทอง )มักจะมีแรงดันไฟฟ้าจะถูกแปลงเป็นกระแสให้ความเป็นไปได้ที่จะใช้ R ( 2R บันไดเครือข่าย

ข้อเสีย : เป็น n-bit ADC , จํานวนของตัวต้านทานเติบโตชี้แจง เป็น 2
N - 1 ตัวจะต้อง ในขณะที่ R ( 2R ตัวต้านทานบันไดเพิ่มตามจำนวนของบิต มันต้องการ เพียงตัวต้านทาน 2 .
ประโยชน์ :ค่าอิมพีแดนซ์สูงสามารถเข้าถึงได้โดยใช้หมายเลขเดียวกันขององค์ประกอบเครือข่ายตัวต้านทานบันไดเชือก
( อะนาล็อกเพื่อการแปลงดิจิตอล หรือ ADC ) : ตัวต้านทานบันไดเป็นวงจรไฟฟ้าที่ทำจากย้ำหน่วยของตัว สองแบบมีการกล่าวถึงด้านล่าง , สตริงตัวต้านทานบันไดและ R )

2R บันไดR - 2R บันไดเป็นวิธีที่ง่ายและราคาไม่แพงเพื่อแสดงดิจิตอลเพื่อแปลงอนาล็อก , การใช้ซ้ำของเครือข่ายแบบชัดเจนขึ้นในบันได เช่น การตั้งค่า สตริงใช้ตัวต้านทานบันไดไม่ซ้ำอ้างอิงเครือข่าย .
R ( 2R ตัวต้านทานบันไดเครือข่ายดิจิตอลเพื่อแปลงอนาล็อกหรือ DAC ) [ แก้ไข ]

รูปที่ 1 : n-bit R -
2R ตัวต้านทานบันไดพื้นฐานและตัวต้านทาน R 2R บันไดเครือข่ายที่แสดงในรูปที่ 1 บิตเป็น− 1 ( สําคัญมากที่สุดบิต MSB ) ผ่านบิตขนาด A0 ( Least Significant บิต LSB ) จะถูกขับเคลื่อนจากประตูตรรกะดิจิตอล ใจกลาง เล็กน้อยกระผมจะเปลี่ยนระหว่าง V = 0 ( ตรรกะ 0 ) และ v = vref ( ตรรกะ ( 1 ) R - 2R เครือข่ายสาเหตุบิตดิจิตอลเหล่านี้จะหนักในส่วนของแรงดัน vout .ซึ่งขึ้นอยู่กับบิตถูกตั้งค่าเป็น 1 และที่ 0 , แรงดัน ( vout ) จะมีค่าระหว่าง 0 ที่ก้าว vref ลบค่าของขั้นตอนที่น้อยที่สุดที่สอดคล้องกับบิต 0 มูลค่าที่แท้จริงของ vref ( และแรงดันไฟฟ้าของตรรกะ 0 ) จะขึ้นอยู่กับประเภทของเทคโนโลยีที่ใช้ในการสร้างสัญญาณแบบดิจิตอล [ 1 ]

สำหรับดิจิตอลค่าเจ๊ของ R - 2R DAC ด้วยบิต 0 v / vref ระดับตรรกะ แรงดัน vout :

vout = vref ×วาล / 2N .
ตัวอย่างเช่นถ้า n = 5 ดังนั้น 2n = 32 ) และ vref = 3.3 V ( ปกติ CMOS แรงดันลอจิก 1 ) แล้ว vout จะแตกต่างกัน ระหว่าง 0 โวลต์ ( วาล = 0 = แสน 2 ) และสูงสุด ( วาล = 31 = 11111 2 ) :

แม็ก vout = 3 × 31 / 25 = 3.2 โวลต์
ด้วยขั้นตอน ( สอดคล้องกับวาล = 1 = 000012 )

Δ vout = 3 × 1 / 32 = 01 โวลต์
R - 2R บันได ราคาไม่แพงและค่อนข้างง่ายในการผลิตตั้งแต่เพียงสองค่าความต้านทานจะต้อง ( หรือแม้แต่หนึ่งถ้า r เป็นโดยการวางคู่ของ 2R ขนาน หรือถ้ายกสองถูกสร้างโดยการวางคู่ของ R ในชุด ) มันเป็นไปอย่างรวดเร็วและมีการแก้ไขค่า output R . R ( 2R บันไดนี้สายวงเวียนในปัจจุบันที่มีความถูกต้อง ออก เป็น แต่เพียงผู้เดียวขึ้นอยู่กับวิธีการของแต่ละแบบ จะจับคู่กับคนอื่น ข้อผิดพลาดเล็ก ๆใน MSB ตัวทั้งหมดสามารถทำให้ผลงานของ LSB ตัว ซึ่งอาจจะส่งผลให้พฤติกรรมที่ไม่เนื่องข้ามสาขา เช่น จาก 011112 เพื่อ 100002 . ขึ้นอยู่กับชนิดของประตูที่ใช้ตรรกะและการออกแบบวงจรลอจิก ,อาจจะมีการเปลี่ยนแรงดัน spikes ที่ข้ามสาขา เช่นแม้แต่กับค่าความต้านทานที่สมบูรณ์แบบ เหล่านี้สามารถกรองกับความจุที่เอาท์พุทโหนด ( ลดจากแบนด์วิดธ์อาจจะแตกต่างกันในบางโปรแกรม ) ในที่สุดความต้านทาน 2R คือในชุดกับความต้านทานเอาต์พุตดิจิตอล ประตูภายในผลผลิตสูง ( เช่น LVDS ) อาจจะไม่เหมาะสมในบางกรณีสำหรับทุกเหตุผลข้างต้น ( และแน่นอนอื่น ๆ ) , DAC ชนิดนี้มีแนวโน้มที่จะถูก จำกัด เป็นจำนวนที่ค่อนข้างเล็กของบิต ; แม้ว่าวงจรรวมอาจผลักดันจำนวนบิตเป็น 14 หรือมากกว่า 8 บิตหรือน้อยกว่าเป็นปกติมากขึ้น .
ตัวต้านทานบันไดที่มีไม่เท่ากัน rungs [ แก้ไข ]

รูปที่ 2 : 4-bit เชิงเส้นและใช้ตัวต้านทาน R DAC
2R ที่ไม่เท่ากันมันไม่จำเป็นว่า แต่ละ " รุ่ง " ของ R - 2R บันไดใช้ตัวต้านทานชนิดเดียวกันค่า มันเป็นเพียงที่จำเป็นว่า " 2R " ค่าตรงกับผลรวมของ " R " มูลค่าบวก th é venin ความต้านทานสมมูลของ rungs ความสำคัญลดลง รูปที่ 2 แสดง 4-bit DAC ตัว

เส้นไม่เท่ากันนี้จะช่วยให้เด็กที่ถูกต้องเหมาะสมจะถูกสร้างขึ้นจากคอลเลกชันที่แตกต่างกันของตัวต้านทาน โดยสร้างเด็กหนึ่งบิตในเวลา แต่ละขั้นตอนที่ตัวต้านทานสำหรับ " รุ่ง " และ " ขา " จะถูกเลือกเพื่อให้รุ่งค่าตรงกับขามูลค่าบวกกับความต้านทานสมมูลของ rungs ก่อนหน้ารุ้งและขาของตัวต้านทานตัวต้านทานสามารถเกิดขึ้นโดยการจับคู่อื่น ๆในชุดหรือแบบขนานเพื่อเพิ่มจำนวนของชุดค่าผสมพร้อมใช้งาน กระบวนการนี้ได้โดยอัตโนมัติ