Ratioed synchronous clocks have a n

Ratioed synchronous clocks have a number of other advan-
tages: FIFO designs are simpli
fi
ed; timing analysis is more ro-
bust since there are no false paths in this scheme; and functional
test vector generation becomes much easier. Sync-pulse-based
domain crossing for the generic case in Niagara2 is illustrated
in Fig. 13. All measurements are with respect to a starting point
at time 0, or
, where Fast Clock (FCLK), Slow Clock
(SCLK), and the reference clock have their rising edges aligned.
The
enable flop
always operates on the rising edge of the faster
clock domain, and the pulse remains active for exactly one fast
clock cycle. Also, data transfer is allowed every slow clock cycle
thus achieving maximum communication throughput. To suc-
cessfully use sync pulses, the following must be true:

ผลลัพธ์ (ไทย) 1:

นาฬิกา ratioed แบบซิงโครนัสมีจำนวน advan อื่น ๆ -tages: ออกแบบ FIFO จะ simpliไร้สายed กำหนดเวลาวิเคราะห์จะมากกว่า ro-หน้าอกเนื่องจากมีเส้นทางไม่เท็จในโครงร่างนี้ และการทำงานทดสอบการสร้างเวกเตอร์จะง่ายมาก ซิงค์ชีพจรตามแสดงข้ามโดเมนสำหรับกรณีทั่วไปใน Niagara2ใน Fig. 13 ประเมินทั้งหมดที่เกี่ยวกับจุดเริ่มต้นที่เวลา 0 หรือที่เร็วนาฬิกา (FCLK) นาฬิกาช้า(SCLK), และนาฬิกาอ้างอิงชิดขอบเพิ่มขึ้นที่เปิดใช้งานการปัดทำงานบนขอบของเพิ่มขึ้นเสมอนาฬิกาโดเมน และชีพจรยังคงใช้งานอยู่ว่าหนึ่งอย่างรวดเร็ววงจรนาฬิกา ยัง ถ่ายโอนข้อมูลได้ทุกวงจรนาฬิกาช้าจึง บรรลุอัตราความเร็วในการสื่อสารสูงสุด การ suc-cessfully ใช้ซิงค์กะพริบ ต่อไปนี้ต้องเป็นจริง:

ผลลัพธ์ (ไทย) 2:

ratioed นาฬิกาซิงโครมีจำนวนของ advan- อื่น ๆ
Tages: การออกแบบ FIFO มี Simpli สายเอ็ด; การวิเคราะห์ระยะเวลาที่เป็น ro- เพิ่มเติมหน้าอกเนื่องจากไม่มีเส้นทางที่ผิดพลาดในโครงการนี้ และการทำงานทดสอบรุ่นเวกเตอร์กลายเป็นเรื่องง่าย ซิงค์ชีพจรตามข้ามโดเมนสำหรับกรณีทั่วไปใน Niagara2 จะแสดงในรูปที่ 13. วัดทั้งหมดอยู่ในส่วนที่เกี่ยวกับจุดเริ่มต้นในเวลา0 หรือที่นาฬิกาเร็ว(FCLK) นาฬิกาช้า(SCLK) และนาฬิกาอ้างอิงได้ที่เพิ่มขึ้นของพวกเขาขอบชิด. ช่วยล้มเหลวเสมอทำงานบนขอบที่เพิ่มขึ้นของได้เร็วขึ้นโดเมนนาฬิกาและชีพจรยังคงใช้งานสำหรับอีกหนึ่งอย่างรวดเร็วรอบสัญญาณนาฬิกา นอกจากนี้การถ่ายโอนข้อมูลที่ได้รับอนุญาตทุกรอบสัญญาณนาฬิกาช้าจึงบรรลุผ่านการสื่อสารสูงสุด เพื่อความสำเร็จcessfully ใช้พัลส์ซิงค์, ต่อไปนี้ต้องเป็นจริง:

ผลลัพธ์ (ไทย) 3:

ratioed synchronous นาฬิกามีจำนวนของแอด - อื่นๆ
tages : FIFO การออกแบบ Simpli
fi
เอ็ด ; เวลาการวิเคราะห์เพิ่มเติมโร -
หน้าอกเนื่องจากไม่มีปลอมเส้นทางในโครงการนี้ และการทำงาน
เวกเตอร์ทดสอบรุ่นกลายเป็นง่ายขึ้นมาก ชีพจร sync จากโดเมนข้าม
สำหรับกรณีทั่วไปใน niagara2 เป็นภาพประกอบ
ในรูปที่ 13 วัดทั้งหมดจะเกี่ยวกับจุดเริ่มต้น

ที่เวลา 0 , หรือ ,ที่รวดเร็วนาฬิกา ( fclk )
นาฬิกาช้า ( sclk ) และนาฬิกามีการอ้างอิงของพวกเขาเพิ่มขึ้นขอบชิด


การปัดให้เสมอขอบที่เพิ่มขึ้นของเร็ว
นาฬิกาโดเมน และชีพจรยังคงใช้งานกันได้อย่างรวดเร็ว
นาฬิการอบ นอกจากนี้ การถ่ายโอนข้อมูลจะอนุญาตให้ทุกช้า นาฬิการอบ
จึงบรรลุ throughput การสื่อสารสูงสุด กับซัค -
cessfully ใช้ซิงค์กะพริบต่อไปนี้ต้องเป็นจริง :