2) Path Constructor: Fig. 4 illustr

2) Path Constructor: Fig. 4 illustrates the path construction
architecture that implements Algorithm B. The sorted
v-to-c messages are read from RAM S one at a time, starting
from the first one, which has the smallest nonzero LLR. During
the path construction for computing , , the index of
the variable node that the message belongs to, is first compared
with in the comparator block. This block can be implemented
by XOR gates and a -input OR gate. If it outputs
“0”, the message read out is from variable node , and thus
should not be included in the path construction. Otherwise,
is passed to the decoder to generate a -bit binary vector, in
which only the th bit is “1”. The bit test block in Fig. 4 carries
out bit-wise AND on this vector and . Then the outputs
of the AND gates are passed to a -input NOR gate. Hence, the
bit test block outputs “1” when . The in Algorithm
B is computed by the two finite field adders in Fig. 4.
The two multiplexors are added to enable the computation of
at the initialization. In addition, when is inserted into
the vector, it is also copied to the first-in-first-out (FIFO)
buffer consisting of serially concatenated registers. In this way,
each element in can be simultaneously compared with the
newly computed in the GF comparator to test if . The
GF comparator outputs “1” when equals none of the elements
in the FIFO. When the comparator, bit test and GF comparator
all output “1”, the load signal at the output of the AND gate in the
bottom right corner of Fig. 4 is asserted. Accordingly, and the
read from RAM S are loaded into the and memories,
respectively. In addition, the vector for the new path is generated
by the bit-wise OR gates, and loaded into the memory.
Using the proposed CNU architecture, only sorted
v-to-c messages need to be stored for each check node. Compared
to storing intermediate messages for each of the
forward and backward processes, the memory requirement has

ผลลัพธ์ (ไทย) 1:

2) ตัวสร้างเส้นทาง: Fig. 4 ได้แสดงให้เห็นถึงการก่อสร้างเส้นทางสถาปัตยกรรมที่เกิดอัลกอริทึม การเรียงลำดับข้อความ v c จาก RAM S ที่เริ่มอ่านจากหนึ่ง ซึ่งมี LLR nonzero เล็กสุด ในระหว่างการการก่อสร้างเส้นทางสำหรับการใช้งาน จำนวนโหนตัวแปรที่เป็นข้อความ ก่อนถูกเปรียบเทียบมีในบล็อก comparator บล็อกนี้สามารถนำมาใช้โดยการ XOR ประตู และประตู-OR อินพุต ถ้ามันแสดงผล"0" ข้อความที่อ่านออกมาจากโหนตัวแปร และดังนั้นไม่ควรรวมในการก่อสร้างเส้นทาง อย่างอื่นส่งไปถอดรหัสเพื่อสร้างฐานสองบิตเวกเตอร์ ในซึ่งเฉพาะ th บิตเป็น "1" ดำเนินการบล็อกการทดสอบบิตใน Fig. 4ออก bit-wise และเวกเตอร์นี้ และ แล้วแสดงผลของและประตูจะผ่านไปเกต NOR-ป้อนข้อมูล ดังนั้น การบล็อกทดสอบบิตแสดงผล "1" เมื่อ อัลกอริทึมในB ที่คำนวณ โดย adders จำกัดเขตข้อมูลสองใน Fig. 4Multiplexors สองเพิ่มเพื่อเปิดใช้งานการคำนวณในการเริ่มต้น นอกจากนี้ เมื่อแทรกลงในเวกเตอร์ นอกจากนี้ยังมีการคัดลอกไปแรกในก่อนออก(ก่อน FIFO)บัฟเฟอร์ประกอบด้วยทะเบียนต่อ serially ด้วยวิธีนี้แต่ละองค์ประกอบในสามารถพร้อมเปรียบเทียบกับการใหม่คำนวณ comparator GF เพื่อทดสอบ ที่แสดงผล comparator GF เมื่อ "1" เท่ากับไม่มีองค์ประกอบใน FIFO เมื่อ comparator ทดสอบบิต และ GF comparatorผลผลิตทั้งหมด "1" สัญญาณโหลดที่เอาท์พุทของประตูและในการคนมุมขวาล่างของ Fig. 4 ดังนั้น และโหลดไปอ่านจาก RAM S และความทรง จำตามลำดับ นอกจากนี้ สร้างเวกเตอร์สำหรับเส้นทางใหม่โดย ประตู OR bit-wise และโหลดลงในหน่วยความจำใช้สถาปัตยกรรม CNU เสนอ เรียงลำดับเท่านั้นv c ข้อความจำเป็นต้องจัดเก็บโหนดที่แต่ละเครื่อง การเปรียบเทียบการจัดเก็บข้อความกลางสำหรับแต่ละมีความต้องการหน่วยความจำที่กระบวนการไปข้างหน้า และย้อนหลัง

ผลลัพธ์ (ไทย) 2:

2) สร้างเส้นทาง: รูป 4 แสดงให้เห็นถึงเส้นทางการก่อสร้าง
สถาปัตยกรรมที่ใช้อัลกอริทึมบีเรียง
ข้อความโวลต์ต่อคถูกอ่านจาก RAM S หนึ่งที่เวลาเริ่ม
จากคนแรกที่มีขนาดเล็กที่สุดภัณฑ์ LLR ในระหว่างการ
ก่อสร้างเส้นทางสำหรับการคำนวณดัชนีของ
โหนดตัวแปรที่ข้อความเป็นเป็นครั้งแรกเมื่อเทียบ
กับในบล็อกเปรียบเทียบ บล็อกนี้สามารถดำเนินการได้
โดยประตูและแฮคเกอร์ -input หรือประตู ถ้ามันจะออกผลลัพธ์
"0" ข้อความอ่านออกจากโหนดตัวแปรจึง
ไม่ควรจะรวมอยู่ในการก่อสร้างเส้นทาง มิฉะนั้น
จะถูกส่งไปถอดรหัสเพื่อสร้างเวกเตอร์ไบนารีบิตใน
ซึ่งมีเพียงเล็กน้อยคือวันที่ "1" บล็อกทดสอบบิตในรูป 4 ดำเนินการ
ออกบิตที่ชาญฉลาดและในเวกเตอร์นี้และ แล้วผล
ของประตูและถูกส่งผ่านไป -input NOR ประตู ดังนั้น
ผลการทดสอบบล็อกบิต "1" เมื่อ ในขั้นตอนวิธี
B คำนวณโดยทั้งสองงูฟิลด์ จำกัด ในรูป 4.
สอง multiplexors มีการเพิ่มการเปิดใช้งานการคำนวณ
ที่เริ่มต้น นอกจากนี้เมื่อถูกแทรกลงใน
เวกเตอร์ก็ถูกคัดลอกไปยังเป็นครั้งแรกในครั้งแรกออก (FIFO)
บัฟเฟอร์ประกอบด้วยรีจิสตัดแบ่งเป็นลำดับ ด้วยวิธีนี้
ในแต่ละองค์ประกอบสามารถเทียบพร้อมกันกับการ
คำนวณใหม่ใน GF เปรียบเทียบเพื่อทดสอบว่า
ผลเปรียบเทียบ GF "1" เมื่อเท่ากับไม่มีองค์ประกอบ
ใน FIFO เมื่อเปรียบเทียบการทดสอบบิตและ GF เปรียบเทียบ
การส่งออกทั้งหมด "1" สัญญาณโหลดที่การส่งออกของประตูและใน
มุมขวาล่างของรูป 4 ถูกกล่าวหา ตามและ
อ่านจาก RAM S ถูกโหลดลงและความทรงจำ,
ตามลำดับ นอกจากนี้เวกเตอร์สำหรับเส้นทางใหม่จะถูกสร้างขึ้น
โดยบิตหรือฉลาดประตูเมืองและโหลดลงในหน่วยความจำ.
ใช้สถาปัตยกรรม CNU เสนอเรียงเพียง
โวลต์ต่อข้อความคจะต้องมีการเก็บไว้ตรวจสอบแต่ละโหนด เมื่อเทียบกับ
การจัดเก็บข้อความกลางสำหรับแต่ละ
กระบวนการข้างหน้าและถอยหลังความต้องการหน่วยความจำที่มี

ผลลัพธ์ (ไทย) 3:

2 ) สร้างเส้นทาง : รูปที่ 4 แสดงให้เห็นถึงเส้นทางการก่อสร้างสถาปัตยกรรมที่ใช้อัลกอริทึม B .

v-to-c จัดเรียงข้อความจะถูกอ่านจากแรมหนึ่งที่เวลาเริ่มต้น
จากคนแรกซึ่งมีไมศูนย์เล็ก ในระหว่างการก่อสร้างเส้นทางสำหรับคอมพิวเตอร์

, , ดัชนีตัวแปรโหนดข้อความที่เป็นของเป็นครั้งแรกเมื่อเทียบ
ในเปรียบเทียบบล็อกบล็อกนี้สามารถใช้
ประตูเมือง XOR และ - ใส่หรือประตู ถ้ามันออก
" 0 " ข้อความที่อ่านออกมาจากตัวแปรโหนด และดังนั้นจึง
ไม่ควรรวมอยู่ในการก่อสร้างเส้นทาง ไม่งั้น
ถูกถอดรหัสเพื่อสร้างบิตไบนารีเวกเตอร์ใน
ซึ่งเพียง th บิตเป็น " 1 " บิตการทดสอบบล็อกในรูปที่ 4 ประกอบ
ออกปัญญาบิตและเวกเตอร์ในนี้และ แล้วผลผลิต
ของและประตูจะถูกส่งผ่านไปใส่ หรือประตู ดังนั้น การทดสอบผลผลิต
บิตบล็อก " 1 " เมื่อ ในขั้นตอนวิธี
b จะคำนวณโดยสองฟีลด์จำกัดเพิ่มเติมในรูปที่ 4
2 multiplexors เสริมไปใช้ในการคำนวณ
ที่เริ่มต้น . นอกจากนี้ เมื่อถูกแทรกลงใน
เวกเตอร์ก็ยังคัดลอกการเข้าก่อน - ออกก่อน ( FIFO )
บัฟเฟอร์ที่ประกอบด้วยอนุกรมมาลงทะเบียน . วิธีนี้ แต่ละองค์ประกอบสามารถพร้อมกัน

ใหม่เมื่อเทียบกับการคำนวณใน GF เปรียบเทียบเพื่อทดสอบว่า
GF เปรียบเทียบผลผลิตเท่ากับ " 1 " เมื่อไม่มีองค์ประกอบ
ใน FIFO . เมื่อเปรียบเทียบ ทดสอบบิตและ GF เปรียบเทียบ
การส่งออกทั้งหมด " 1 " , โหลดสัญญาณที่เอาท์พุทของและประตูใน
มุมขวาล่างของรูป4 อ้าง . ตามและ
อ่านจาก RAM จะโหลดลงในความทรงจำ
, ตามลำดับ นอกจากนี้ เวกเตอร์สำหรับเส้นทางใหม่ที่ถูกสร้างขึ้นโดยประตูปัญญา
บิตหรือและโหลดลงในหน่วยความจำ .
ใช้เสนอเกี่ยวกับสถาปัตยกรรม แค่เรียง
ข้อความ v-to-c ต้องเก็บไว้เช็คแต่ละโหนด เมื่อเทียบกับการจัดเก็บข้อความ

สำหรับแต่ละระดับกลางไปข้างหน้าและย้อนกลับกระบวนการ , หน่วยความจำความต้องการได้