The PLLCR register is used to chang

The PLLCR register is used to change the PLL multiplier of the device. Before writing to the PLLCR
register, the following requirements must be met:
· The PLLSTS[DIVSEL] bit must be 0 (CLKIN divide by 4 enabled). Change PLLSTS[DIVSEL] only after
the PLL has completed locking, i.e., after PLLSTS[PLLLOCKS] = 1.
When the CPU writes to the PLLCR[DIV] bits, the PLL logic switches the CPU clock (CLKIN) to
OSCCLK/2. Once the PLL is stable and has locked at the new specified frequency, the PLL switches
CLKIN to the new value as shown in Table 3-17. When this happens, the PLLLOCKS bit in the PLLSTS
register is set, indicating that the PLL has finished locking and the device is now running at the new
frequency. User software can monitor the PLLLOCKS bit to determine when the PLL has completed
locking. Once PLLSTS[PLLLOCKS] = 1, DIVSEL can be changed.
Follow the procedure in Figure 3-14 any time you are writing to the PLLCR register.

ผลลัพธ์ (ไทย) 1:

ทะเบียน PLLCR ถูกใช้เพื่อเปลี่ยนตัวคูณ PLL ของอุปกรณ์ ก่อนเขียน PLLCR
ลงทะเบียน ต่อไปนี้ต้องเป็นไปตามความต้องการ:
· บิต PLLSTS [DIVSEL] ต้องเป็น 0 (CLKIN แบ่ง โดย 4 ที่เปิดใช้งาน) เปลี่ยน PLLSTS [DIVSEL] หลังจาก
PLL ที่เสร็จล็อก เช่น หลังจาก PLLSTS [PLLLOCKS] = 1.
เขียนเมื่อ CPU บิต PLLCR [DIV] ตรรกะ PLL สลับสัญญาณนาฬิกาของ CPU (CLKIN) ไป
OSCCLK/2 เมื่อ PLL มีเสถียรภาพ และมีล็อกที่ความถี่ที่ระบุใหม่ PLL สลับ
CLKIN ค่าใหม่เป็นแสดงในตาราง 3-17 เมื่อเกิดเหตุการณ์ PLLLOCKS ที่บิตในแบบ PLLSTS
ตั้งทะเบียน ตอนนี้ทำงานแสดงว่า PLL ที่เสร็จสิ้นแล้วล็อกและอุปกรณ์ที่ใหม่
ความถี่ ซอฟต์แวร์ผู้ใช้สามารถตรวจสอบบิต PLLLOCKS กำหนดเมื่อ PLL จะเสร็จ
ล็อกได้ เมื่อ PLLSTS [PLLLOCKS] = 1 สามารถเปลี่ยน DIVSEL ได้
ทำตามขั้นตอนในรูป 3-14 ตลอดเวลาที่คุณกำลังเขียนทะเบียน PLLCR

ผลลัพธ์ (ไทย) 2:

PLLCR ลงทะเบียนจะใช้ในการเปลี่ยนแปลงตัวคูณ PLL ของอุปกรณ์ ก่อนที่จะเขียนไป PLLCR
ลงทะเบียนข้อกำหนดต่อไปนี้จะต้องพบ:
· PLLSTS [DIVSEL] บิตต้อง 0 (หาร CLKIN 4 เปิดใช้งาน) เปลี่ยน PLLSTS [DIVSEL] หลังจาก
PLL ได้เสร็จสิ้นการล็อคคือหลังจาก PLLSTS [PLLLOCKS] = 1
เมื่อ CPU เขียนไป PLLCR [DIV] บิตตรรกะ PLL สวิทช์ CPU นาฬิกา (CLKIN) เพื่อ
OSCCLK / 2 เมื่อ PLL ที่มีเสถียรภาพและมีการล็อกที่ความถี่ที่กำหนดใหม่ PLL สวิทช์
CLKIN ให้เป็นค่าใหม่ดังแสดงในตารางที่ 3-17 เมื่อเกิดเหตุการณ์นี้บิต PLLLOCKS ใน PLLSTS
ลงทะเบียนเป็นที่ตั้งแสดงให้เห็นว่า PLL เสร็จสิ้นการล็อคและอุปกรณ์ที่ขณะนี้ทำงานที่ใหม่
ความถี่ ซอฟต์แวร์ที่ผู้ใช้สามารถตรวจสอบบิต PLLLOCKS เพื่อตรวจสอบเมื่อ PLL ได้เสร็จสิ้นการ
ล็อค เมื่อ PLLSTS [PLLLOCKS] = 1 DIVSEL สามารถเปลี่ยนแปลงได้
ปฏิบัติตามขั้นตอนในรูปที่ 3-14 เวลาคุณเขียน PLLCR ลงทะเบียนใด ๆ

ผลลัพธ์ (ไทย) 3:

การ pllcr ลงทะเบียนใช้เปลี่ยน PLL คูณของอุปกรณ์ ก่อนที่จะเขียนถึง pllcr
ลงทะเบียนความต้องการดังต่อไปนี้จะต้องพบ :
ด้วยการ pllsts [ divsel ] บิตต้องเป็น 0 ( clkin หารด้วย 4 เปิดใช้งาน ) เปลี่ยน pllsts [ divsel ] หลังจาก
PLL เสร็จล็อค คือ หลังจาก pllsts [ plllocks ] = 1 .
เมื่อ CPU เขียนถึง pllcr [ Div ] บิตนาฬิกาสวิทช์ CPU PLL ตรรกะ ( clkin )
oscclk / 2 เมื่อกำลังมีเสถียรภาพ และมีล็อกที่ใหม่ที่ระบุความถี่ , การเชื่อมต่อสวิตช์
clkin ไปใหม่ค่า ดังแสดงในตารางที่ 3-17 . เมื่อเกิดเหตุการณ์นี้ , plllocks บิตใน pllsts
ลงทะเบียนไว้ แสดงว่าการเชื่อมต่อเสร็จล็อคและอุปกรณ์จะทำงานที่ความถี่ใหม่

ผู้ใช้ซอฟต์แวร์สามารถตรวจสอบ plllocks บิตตรวจสอบเมื่อการเชื่อมต่อเสร็จ
ล็อค . เมื่อ pllsts [ plllocks ] = 1 , divsel สามารถเปลี่ยนแปลงได้ .
ทำตามขั้นตอนในรูป 3-14 ตลอดเวลาที่คุณเขียนถึง pllcr ลงทะเบียน