In this paper we propose a fixed si

In this paper we propose a fixed size one-dimensional VLSI
architecture for the parallel parsing of arbitrary context free
(CF) grammars, based on Earley’s algorithm.

ผลลัพธ์ (ไทย) 1:

ในเอกสารนี้ เราเสนอแบบถาวรขนาด one-dimensional VLSIสถาปัตยกรรมสำหรับการแยกวิเคราะห์ที่ขนานของบริบทที่กำหนดฟรี(CF) grammars ตามอัลกอริทึมของ Earley

ผลลัพธ์ (ไทย) 2:

ในบทความนี้เรานำเสนอขนาดคงที่ VLSI
หนึ่งมิติสถาปัตยกรรมสำหรับการแยกคู่ขนานของบริบทพลฟรี
(CF) ไวยากรณ์ขึ้นอยู่กับขั้นตอนวิธีของเออร์ลีย์

ผลลัพธ์ (ไทย) 3:

ในกระดาษนี้เราขอแก้ไขขนาดมิติด้วย
สถาปัตยกรรมสำหรับขนานการสุ่มบริบทฟรี
( CF ) ไวยากรณ์ ตามขั้นตอนวิธี Earley )