PCI Express 3.0 Base specification

PCI Express 3.0 Base specification revision 3.0 was made available in November 2010, after multiple delays. In August 2007, PCI-SIG announced that PCI Express 3.0 would carry a bit rate of 8 gigatransfers per second (GT/s), and that it would be backward compatible with existing PCI Express implementations. At that time, it was also announced that the final specification for PCI Express 3.0 would be delayed until Q2 2010.[35] New features for the PCI Express 3.0 specification include a number of optimizations for enhanced signaling and data integrity, including transmitter and receiver equalization, PLL improvements, clock data recovery, and channel enhancements for currently supported topologies.[36]

Following a six-month technical analysis of the feasibility of scaling the PCI Express interconnect bandwidth, PCI-SIG's analysis found that 8 gigatransfers per second can be manufactured in mainstream silicon process technology, and can be deployed with existing low-cost materials and infrastructure, while maintaining full compatibility (with negligible impact) to the PCI Express protocol stack.

PCI Express 3.0 upgrades the encoding scheme to 128b/130b from the previous 8b/10b encoding, reducing the bandwidth overhead from 20% of PCI Express 2.0 to approximately 1.54% (= 2/130). This is achieved by a technique called "scrambling" that applies a known binary polynomial to a data stream in a feedback topology. Because the scrambling polynomial is known, the data can be recovered by running it through a feedback topology using the inverse polynomial. PCI Express 3.0's 8 GT/s bit rate effectively delivers 985 MB/s per lane, practically doubling the lane bandwidth relative to PCI Express 2.0.[26]

On November 18, 2010, the PCI Special Interest Group officially published the finalized PCI Express 3.0 specification to its members to build devices based on this new version of PCI Express.[37]

ผลลัพธ์ (ไทย) 1:

ปรับปรุงข้อมูลจำเพาะ PCI Express 3.0 Base 3.0 ทำในพฤศจิกายน หลังจากความล่าช้าหลาย สิงหาคม 2550, PCI SIG ประกาศว่า PCI Express 3.0 จะมีอัตราบิต 8 gigatransfers ต่อวินาที (GT/s), และว่า มันจะเข้ากันได้ย้อนหลังกับใช้งาน PCI Express ที่มีอยู่ ในขณะนั้น มันถูกยังประกาศว่า สเปคขั้นสุดท้ายสำหรับ PCI Express 3.0 จะล่าช้าจนถึง Q2 2010 ข้อมูลจำเพาะเกี่ยวกับ PCI Express 3.0 [35] คุณลักษณะใหม่รวมจำนวนเพิ่มประสิทธิภาพสัญญาณเพิ่มขึ้นและความสมบูรณ์ของข้อมูล การส่ง และรับปรับแต่ง ปรับปรุง PLL นาฬิกากู้ และปรับปรุงช่องสำหรับโทปัจจุบันสนับสนุน [36]ต่อ 6 เดือนวิเคราะห์ทางเทคนิคของความเป็นไปได้ของขนาด PCI Express เชื่อมแบนด์วิธ PCI SIG วิเคราะห์พบว่า gigatransfers 8 ต่อวินาทีสามารถผลิตในเทคโนโลยีกระบวนการผลิตซิลิคอนจอแจ และสามารถใช้งานได้กับวัสดุต้นทุนต่ำที่มีอยู่และโครงสร้างพื้นฐาน ในขณะที่รักษาความเข้ากันได้ทั้งหมด (มีผลกระทบต่อระยะ) สแตกโพรโทคอล PCI ExpressPCI Express 3.0 อัพเกรดโครงร่างเข้ากับ 128b/130b จากก่อนหน้านี้ 8b/10 ขเข้ารหัส การลดแบนด์วิดท์ที่จ่ายจาก 20% ของ PCI Express 2.0 ประมาณ 1.54% (= 2/130) นี้สามารถทำได้ โดยเทคนิคที่เรียกว่า "แปลง" ที่ใช้โพลิโนเมียไบนารีรู้จักกับกระแสข้อมูลในโทโพโลยีของผลป้อนกลับ เนื่องจากพหุนาม scrambling ทราบ สามารถกู้ข้อมูล โดยเรียกใช้ผ่านทางโทโพโลยีผลป้อนกลับใช้พหุนามส่วนกลับ PCI Express 3.0 ของอัตราบิต GT/s 8 ส่ง 985 MB/s ต่อเลน จะแบนด์วิดท์เลนเทียบกับ PCI Express 2.0 จริงอย่างมีประสิทธิภาพ [26]เมื่อ 18 พฤศจิกายน 2010 กลุ่มสนใจพิเศษ PCI ทางเผยแพร่ข้อมูลจำเพาะ PCI Express 3.0 finalized ให้สมาชิกสร้างอุปกรณ์ขึ้นอยู่กับ PCI Express รุ่นนี้ใหม่ [37]

ผลลัพธ์ (ไทย) 2:

PCI Express 3.0 แก้ไขข้อกำหนดฐาน 3.0 ถูกสร้างขึ้นในเดือนพฤศจิกายนปี 2010 หลังจากที่เกิดความล่าช้าหลาย ในเดือนสิงหาคม 2007 PCI-SIG ประกาศว่า PCI Express 3.0 จะนำอัตราบิต 8 gigatransfers ต่อวินาที (GT / s) และที่มันจะเข้ากันได้กับการใช้งานที่มีอยู่ PCI Express ในเวลานั้นมันก็ยังประกาศว่าสเปคขั้นสุดท้ายสำหรับ PCI Express 3.0 จะได้รับการเลื่อนออกไปจนกว่าไตรมาสที่ 2 ของปี 2010 [35] คุณสมบัติใหม่สำหรับ PCI Express 3.0 รวมถึงจำนวนของการเพิ่มประสิทธิภาพสำหรับการส่งสัญญาณที่ดีขึ้นและความสมบูรณ์ของข้อมูลรวมทั้งส่งและรับ เท่าเทียมกันในการปรับปรุง PLL, การกู้คืนข้อมูลนาฬิกาและปรับปรุงช่องทางสำหรับโครงสร้างสนับสนุนในขณะนี้. [36] หลังจากการวิเคราะห์ทางเทคนิคหกเดือนของความเป็นไปได้ของการปรับแบนด์วิดธ์การเชื่อมต่อ PCI Express การวิเคราะห์ PCI-SIG พบว่า 8 gigatransfers ต่อวินาทีสามารถ ผลิตในเทคโนโลยีการผลิตซิลิกอนที่สำคัญและสามารถนำไปใช้กับที่มีอยู่ในวัสดุที่มีต้นทุนต่ำและโครงสร้างพื้นฐานในขณะที่รักษาความเข้ากันได้เต็มรูปแบบ (ที่มีผลกระทบเล็กน้อย) เพื่อ PCI Express โปรโตคอลสแต็ค. PCI Express 3.0 อัพเกรดรูปแบบการเข้ารหัสเพื่อ 128b / 130B จากก่อนหน้านี้ 8b / 10b การเข้ารหัสการลดค่าใช้จ่ายแบนด์วิดธ์จาก 20% ของ PCI Express 2.0 ประมาณ 1.54% (= 2/130) นี่คือความสำเร็จโดยใช้เทคนิคที่เรียกว่า "หนี" ที่ใช้พหุนามไบนารีที่รู้กันว่ากระแสข้อมูลในโครงสร้างความคิดเห็น เพราะหนีพหุนามเป็นที่รู้จักกันข้อมูลที่สามารถกู้คืนโดยการทำงานผ่านโครงสร้างข้อเสนอแนะโดยใช้พหุนามผกผัน PCI Express 3.0 8 GT / s อัตราบิตได้อย่างมีประสิทธิภาพให้ 985 MB / s ต่อช่องทางในทางปฏิบัติเป็นสองเท่าของแบนด์วิดธ์เลนเทียบกับ PCI Express 2.0. [26] ที่ 18 พฤศจิกายน 2010, PCI พิเศษกลุ่มที่น่าสนใจการตีพิมพ์อย่างเป็นทางการ PCI สรุป ด่วน 3.0 ให้แก่สมาชิกในการสร้างอุปกรณ์ที่ใช้ในรุ่นใหม่นี้ของ PCI Express. [37]

ผลลัพธ์ (ไทย) 3:

PCI Express 3.0 ข้อกำหนดฐานแก้ไข 3.0 ได้ให้บริการในเดือนพฤศจิกายน 2010 , หลังจากหลายความล่าช้า ในเดือนสิงหาคม 2007 pci-sig ประกาศว่า PCI Express 3.0 จะถืออัตราบิต 8 gigatransfers ต่อวินาที ( GT / s ) และมันจะเข้ากันได้กับที่มีอยู่ PCI Express ที่ใช้งาน ในตอนนั้น มันยังประกาศว่าสเปคสุดท้ายสำหรับ PCI Express 3 .0 จะล่าช้าจนถึง Q2 2010 [ 35 ] คุณลักษณะใหม่สำหรับ PCI Express 3.0 คุณสมบัติรวมถึงตัวเลขของการเพิ่มประสิทธิภาพเพื่อเพิ่มสัญญาณและความสมบูรณ์ของข้อมูล รวมทั้งการปรับเครื่องส่งและรับการปรับปรุงการเชื่อมต่อ , นาฬิกาการกู้คืนข้อมูลและช่องทางการปรับปรุงเพื่อรองรับโครงสร้าง [ 36 ]

ต่อไปนี้เป็นเทคนิคหกเดือนของความเป็นไปได้ในการย่อขยาย PCI Express การเชื่อมต่อแบนด์วิดธ์ การวิเคราะห์พบว่า pci-sig 8 gigatransfers ต่อวินาที สามารถผลิตในกระบวนการเทคโนโลยีซิลิคอนเป็นหลัก และสามารถใช้งานกับวัสดุที่มีต้นทุนต่ำและโครงสร้างพื้นฐาน , ในขณะที่รักษาความเข้ากันได้แบบเต็ม ( ที่มีผลกระทบเล็กน้อย ) กับ PCI Express โปรโตคอลสแต็ค

PCI Express 3.0 รุ่นการเข้ารหัสรูปแบบ 128b / 130b จากก่อนหน้านี้ 8b / 10b encoding ลดแบนด์วิธค่าใช้จ่ายจาก 20% ของ PCI Express 2.0 ประมาณ 1.54 % ( = 2 / 130 ) this is achieved by a technique called " scrambling าล applies a known เท่านั้น polynomial to เปลี่ยนแปลง stream กับ feedback topology . เพราะแปลงพหุนามที่เป็นที่รู้จักกันสามารถ , - recovered by นอนหลับที่ through สัมภาษณ์ topology the polynomial inverse . PCI Express 3.0 8 GT / s อัตราบิตมีประสิทธิภาพส่ง 985 MB / s ต่อเลน เกือบสองเท่าของแบนด์วิดธ์ที่สัมพันธ์กับช่อง PCI Express 2.0 [ 26 ]

เมื่อพฤศจิกายน 18 , 2010 , PCI น่าสนใจเป็นพิเศษกลุ่มได้รับการเผยแพร่อย่างเป็นทางการสรุป PCI Express 3 .0 ข้าว to members its to build devices ขณะ version ผล this ต่อให้เจ้าความรักใน [ 37 ]