Advanced encryption standard (AES)

Advanced encryption standard (AES) algorithm has been widely deployed in cryptographic applications. This work proposes a low power and high throughput implementation of AES algorithm using key expansion approach. We minimize the power consumption and critical path delay using the proposed high performance architecture. It supports both encryption and decryption using 256-bit keys with a throughput of 0.06 Gbps. The VHDL language is utilized for simulating the design and an FPGA chip has been used for the hardware implementations. Experimental results reveal that the proposed AES architectures offer superior performance than the existing VLSI architectures in terms of power, throughput and critical path delay.

ผลลัพธ์ (ไทย) 1:

ปรับขั้นสูงการเข้ารหัสลับมาตรฐาน (AES) อัลกอริทึมในการเข้าใช้งานกันอย่างแพร่หลาย งานนี้นำเสนอพลังงานต่ำและอัตราความเร็วสูงการใช้งานของอัลกอริทึม AES ใช้วิธีขยายหลัก เราลดการใช้พลังงานและใช้สถาปัตยกรรมนำเสนอประสิทธิภาพสูงความล่าช้าของเส้นทางวิกฤต สนับสนุนการเข้ารหัสและถอดรหัสลับคีย์ 256 บิตด้วยอัตราความเร็วของ 0.06 Gbps เป็นใช้ภาษา VHDL สำหรับการจำลองแบบ และชิพ FPGA ที่ใช้สำหรับการใช้งานฮาร์ดแวร์ ผลการทดลองแสดงว่า สถาปัตยกรรม AES เสนอมีประสิทธิภาพกว่าสถาปัตยกรรม VLSI อยู่ไฟ อัตราความเร็ว และเส้นทางวิกฤตล่าช้า

ผลลัพธ์ (ไทย) 2:

มาตรฐานการเข้ารหัสขั้นสูง (AES) ขั้นตอนวิธีการที่ได้รับการใช้งานอย่างแพร่หลายในการใช้งานการเข้ารหัสลับ งานนี้นำเสนอพลังงานที่ต่ำและสูงผ่านการดำเนินการตามขั้นตอนวิธีการเข้ารหัส AES ใช้วิธีการขยายตัวที่สำคัญ เราลดการใช้พลังงานและความล่าช้าเส้นทางที่สำคัญโดยใช้สถาปัตยกรรมที่มีประสิทธิภาพสูงที่นำเสนอ สนับสนุนทั้งการเข้ารหัสและการถอดรหัสโดยใช้ปุ่ม 256 บิตพร้อมผ่าน 0.06 Gbps ภาษา VHDL จะใช้สำหรับการจำลองการออกแบบและชิป FPGA ถูกนำมาใช้สำหรับการใช้งานฮาร์ดแวร์ ผลการทดลองแสดงให้เห็นว่าที่นำเสนอสถาปัตยกรรม AES มีประสิทธิภาพที่เหนือกว่ากว่าสถาปัตยกรรม VLSI ที่มีอยู่ในแง่ของอำนาจและความล่าช้าผ่านเส้นทางที่สำคัญ

ผลลัพธ์ (ไทย) 3:

มาตรฐานการเข้ารหัสลับขั้นสูง ( AES ) อัลกอริทึมได้ถูกใช้งานอย่างกว้างขวางในการประยุกต์ใช้การเข้ารหัส . งานนี้นำเสนอการใช้พลังงานต่ำและ throughput สูงของขั้นตอนวิธี AES ใช้วิธีการขยายคีย์ เราลดการใช้พลังงาน และการใช้เส้นทางการเสนอประสิทธิภาพสูงสถาปัตยกรรมมันสนับสนุนทั้งการเข้ารหัสและถอดรหัสโดยใช้คีย์ 256 บิตกับ throughput 0.06 วินาที . การใช้ภาษา VHDL สำหรับการจำลองและการออกแบบ FPGA ชิปมีการใช้ฮาร์ดแวร์ที่ใช้งาน ผลการทดลองพบว่าให้ประสิทธิภาพที่เหนือกว่ากว่าการนำเสนอแบบสถาปัตยกรรมที่มีอยู่ด้วยสถาปัตยกรรมในแง่ของอำนาจ , throughput และล่าช้าวิถีวิกฤติ