Uniprocessor Ordering is trivially

Uniprocessor Ordering is trivially satisfied when all
operations execute sequentially in program order. Thus,
Uniprocessor Ordering can be dynamically verified by
comparing all load results obtained during the original
out-of-order execution to the load results obtained during a subsequent sequential execution of the same program [8, 5, 3]. Because instructions commit in program
order, results of sequential execution can be obtained by
replaying all memory operations when they commit.
Replay of memory accesses occurs during the verification stage, which we add to the pipeline before the
retirement stage. During replay, stores are still speculative and thus must not modify architectural state. Instead
they write to a dedicated verification cache (VC).
Replayed loads first access the VC and, on a miss,
access the highest level of the cache hierarchy (bypassing the write buffer). The load value from the original
execution resides in a separate structure, but could also
reside in the register file. In case of a mismatch between
the replayed load value and the original load value, a
Uniprocessor Ordering violation is signalled. Such a
violation can be resolved by a simple pipeline flush,
because all operations are still speculative prior to verification. Multiple operations can be replayed in parallel,
independent of register dependencies, as long as they do
not access the same address.

ผลลัพธ์ (ไทย) 1:

Uniprocessor สั่งเป็น trivially เมื่อความพึงพอใจทั้งหมดการดำเนินการดำเนินตามลำดับโปรแกรมตามลำดับ ดังนั้นสั่งซื้อ Uniprocessor สามารถแบบไดนามิกตรวจสอบโดยเปรียบเทียบผลลัพธ์โหลดทั้งหมดที่ได้รับในช่วงเดิมคำสั่งการดำเนินการเพื่อผลผลิตได้รับในระหว่างการดำเนินการลำดับต่อมาของโปรแกรมเดียวกัน [8, 5, 3] เนื่องจากกระทำคำสั่งในโปรแกรมสามารถรับใบสั่ง ผลลัพธ์ของการดำเนินการตามลำดับโดยreplaying ดำเนินการหน่วยความจำทั้งหมดเมื่อพวกเขากระทำเล่นซ้ำหาหน่วยความจำเกิดขึ้นในระหว่างขั้นตอนการตรวจสอบ ที่เราเพิ่มไปป์ไลน์ก่อนขั้นตอนเกษียณอายุ ในระหว่างการเล่นซ้ำ ร้านจะเก็งยัง และดังนั้น ต้องปรับสถานะสถาปัตยกรรม แทนพวกเขาเขียนเพื่อตรวจสอบเฉพาะแค (VC)โหลดโซร์แรกเข้า VC และ พลาดเข้าถึงระดับสูงสุดของลำดับชั้นของแคช (เลี่ยงเขียนบัฟเฟอร์) ค่าโหลดจากต้นฉบับการดำเนินการอยู่ในโครงสร้างแยกต่างหาก แต่อาจยังอยู่ในแฟ้มทะเบียน ในกรณีที่ตรงกับค่าโหลดโซร์และค่าโหลดต้นฉบับ การการละเมิดการ Uniprocessor สั่งเป็น signalled ดังกล่าวเป็นสามารถแก้ไขการละเมิด โดยไปป์ไลน์ง่ายล้างเนื่องจากการดำเนินงานทั้งหมดยังคงเก็งกำไรก่อนที่จะตรวจสอบได้ สามารถโซร์หลายงานพร้อมกันอิสระของการขึ้นทะเบียน ตราบเท่าที่พวกเขาทำไม่เข้าถึงอยู่เดียวกัน

ผลลัพธ์ (ไทย) 3:

สั่งซื้อ uniprocessor เป็นสิ่งเล็กๆน้อยๆพอใจเมื่องานทั้งหมด
รันตามลำดับเพื่อโปรแกรม ดังนั้น
สั่ง uniprocessor สามารถแบบไดนามิก โดยการเปรียบเทียบผลที่ได้รับทั้งหมดในโหลด

ออกตามเดิมเพื่อที่จะโหลดผลในระหว่างการลำดับต่อมาของโปรแกรมเดียวกัน [ 8 , 5 , 3 ] เพราะคำสั่งก่อเพื่อโปรแกรม
,ผลของการดำเนินการ ซึ่งสามารถรับได้โดย
replaying การหน่วยความจำทั้งหมดเมื่อพวกเขากระทำ .
replay ของหน่วยความจำเข้าถึงเกิดขึ้นระหว่างการตรวจสอบขั้นตอนที่เราเพิ่มท่อก่อน
หลังเวที ใน replay , ร้านยังเก็ง และดังนั้นจึง ต้องไม่ดัดแปลงสภาพสถาปัตยกรรม แทน
พวกเขาเขียนถึงเฉพาะการตรวจสอบแคช
( VC )ซ้ำโหลดแรกเข้าถึง VC และ บนคุณ
เข้าถึงระดับสูงสุดของแคชลำดับชั้น ( ผ่านเขียนบัฟเฟอร์ ) โหลดค่าจากการทำงานเดิม
อยู่ในโครงสร้างที่แยกจากกัน แต่ยังสามารถ
อยู่ในแฟ้มบันทึก กรณีไม่ตรงกันระหว่าง
วะโหลดค่า และค่าโหลดต้นฉบับ ,
uniprocessor การสั่งซื้อการละเมิดเป็นสัญญาณ . เช่น
การละเมิดสามารถแก้ไขได้โดยการล้างท่อง่าย
เพราะงานทั้งหมดยังคงเก็งกำไรก่อนการตรวจสอบ การดำเนินงานหลายสามารถซ้ำในแบบคู่ขนาน
อิสระลงทะเบียนการอ้างอิงตราบเท่าที่พวกเขาทำ
ไม่ใช้ที่อยู่เดียวกัน