Afterwards, an IC-layout is produce

Afterwards, an IC-layout is produced in the place&route step
which is tested and verified in the sign-off phase. Various
constraints have to be defined in the flow, which is a painstaking,
iterative procedure. Various factors, e.g. clock restrictions,
power supply or cell density and power distribution can lead to
problems later in the flow and have to be iteratively corrected
in a previous step.

ผลลัพธ์ (ไทย) 1:

ภายหลัง ผลิตตัว IC เค้าโครงในขั้นตอนและกระบวนการผลิตซึ่งเป็นทดสอบ และตรวจสอบในขั้นตอนการออกจากระบบ ต่าง ๆมีข้อจำกัดสามารถกำหนดกระแส ซึ่งเป็นการรอบคอบขั้นตอนซ้ำ ปัจจัยต่าง ๆ เช่นนาฬิกาจำกัดไฟ หรือความหนาแน่นของเซลล์ และระบบไฟฟ้าอาจทำให้ปัญหาในการไหล และต้องได้รับการแก้ไขซ้ำ ๆในขั้นตอนก่อนหน้านี้

ผลลัพธ์ (ไทย) 2:

หลังจากนั้น IC-รูปแบบที่ผลิตในสถานที่และขั้นตอนเส้นทาง
ที่ได้รับการทดสอบและตรวจสอบในขั้นตอนการเข้าสู่ระบบปิด ต่างๆ
ข้อ จำกัด จะต้องมีการกำหนดไว้ในการไหลซึ่งเป็นความเพียร
ขั้นตอนซ้ำแล้วซ้ำอีก ปัจจัยต่าง ๆ ที่มีข้อ จำกัด เช่นนาฬิกา,
แหล่งจ่ายไฟหรือความหนาแน่นของเซลล์และการกระจายอำนาจจะนำไปสู่
​​ปัญหาในภายหลังในการไหลและต้องได้รับการแก้ไขซ้ำ
ในขั้นตอนก่อนหน้า

ผลลัพธ์ (ไทย) 3:

หลังจากนั้น มีเค้าโครง IC ผลิตในสถานที่&เส้นทางขั้นตอน
ซึ่งทดสอบและตรวจสอบในการลงชื่อเข้าใช้ปิดเฟส ข้อจำกัดต่างๆ
ต้องถูกกำหนดในการไหลซึ่งเป็นอุตสาหะ
ขั้นตอนซ้ำ ปัจจัยต่าง ๆ เช่น ข้อนาฬิกา
แหล่งจ่ายไฟหรือความหนาแน่นของเซลล์และการกระจายอํานาจทำให้เกิดปัญหาในภายหลังในการไหลและ

ต้องซ้ำแก้ไขในขั้นตอนก่อนหน้า