The ADC pre-scaler controls the int

The ADC pre-scaler controls the internal ADC clock that controls the conversion process. By default, the successive approximation circuitry requires an input clock frequency between 50kHz and 200kHz. If a lower resolution than 10 bits is needed, the input clock frequency to the ADC can be as high as 1000kHz to get a higher sample rate. The conversion process requires 13-14 ADC clock cycles and this sets an upper limit on the sampling frequency. The pre-scaler options are shown in table 2.

ผลลัพธ์ (ไทย) 1:

ที่ขูดเกล็ดก่อน ADC ควบคุมนาฬิกา ADC ภายในที่ควบคุมกระบวนการแปลง โดยค่าเริ่มต้น วงจรประมาณ successive ต้องใช้ความถี่สัญญาณนาฬิการะหว่าง 50kHz และ 200kHz หากต้องการความละเอียดที่ต่ำกว่า 10 บิต ความถี่สัญญาณนาฬิกากับ ADC ได้สูงถึง 1000kHz เพื่อรับอัตราอย่างสูงขึ้น กระบวนการแปลงต้องรอบ 13-14 ใน ADC สัญญาณนาฬิกา และนี้ตั้งค่าข้อจำกัดในความถี่สุ่มตัวอย่าง ตัวเลือกสเกลเลอร์ก่อนจะแสดงในตาราง 2

ผลลัพธ์ (ไทย) 2:

เอดีซีก่อน Scaler ควบคุมนาฬิกา ADC ภายในที่ควบคุมกระบวนการแปลง โดยค่าเริ่มต้นวงจรประมาณต่อเนื่องต้องใช้ความถี่สัญญาณนาฬิการะหว่างการป้อนข้อมูลและ 50kHz 200kHz หากมีความละเอียดต่ำกว่า 10 บิตเป็นสิ่งจำเป็นที่ความถี่สัญญาณนาฬิกาเข้ากับ ADC สามารถสูงที่สุดเท่าที่ 1000kHz ที่จะได้รับอัตราตัวอย่างที่สูงขึ้น ขั้นตอนการแปลงต้อง 13-14 รอบนาฬิกา ADC และชุดนี้ขีด จำกัด บนความถี่การสุ่มตัวอย่าง ตัวเลือกก่อน Scaler จะแสดงในตารางที่ 2

ผลลัพธ์ (ไทย) 3:

ส่วน ADC ADC ก่อน scaler การควบคุมภายในนาฬิกาที่ควบคุมกระบวนการการแปลง โดยค่าเริ่มต้นวงจรการต่อเนื่องต้องใส่นาฬิกาและมีความถี่ระหว่าง 200khz . ถ้าความละเอียดต่ำกว่า 10 บิตที่ต้องการ ป้อนความถี่นาฬิกากับ ADC อาจจะสูงเป็น 1000khz เพื่อให้ได้อัตราตัวอย่างสูง ขั้นตอนการแปลงต้องใช้นาฬิกา 13-14 ADC วงจรและชุดนี้ขีด จำกัด บนความถี่ในการสุ่มตัวอย่าง . ก่อน scaler ตัวเลือกจะแสดงในตารางที่ 2