if the memory is constructed as fou

if the memory is constructed as four interleaved modules, then when the starting address of the block arrives at the memory, all four modules being accessing the required data using the high-order bits of the address. After 8 clock cycles, each module has one word of data in its DBR. These words are transferred to the cache one word at a time during the next 4 clock cycles. During this time, the next word in each module is accessed. Then it takes another 4 clock cycles to transfer these words to the cache.

ผลลัพธ์ (ไทย) 1:

ถ้าหน่วยความจำถูกสร้างขึ้นเป็นโมดูลสอด 4 แล้วเมื่ออยู่เริ่มต้นของบล็อกมาที่หน่วยความจำ โมดูลสี่ที่ทั้งหมดที่กำลังเข้าถึงข้อมูลจำเป็นโดยใช้บิตสูงสั่งของอยู่ หลังจาก 8 นาฬิการอบ แต่ละโมดูลมีคำหนึ่งของข้อมูลในของ DBR คำเหล่านี้จะถูกโอนไปคำหนึ่งแคเวลาระหว่างรอบนาฬิกา 4 ถัดไป ในช่วงเวลานี้ คำถัดไปในแต่ละโมดูเข้าถึง แล้ว ก็อีกนาฬิกา 4 รอบเพื่อถ่ายโอนคำเหล่านี้ลงในแคช

ผลลัพธ์ (ไทย) 2:

ถ้าหน่วยความจำจะสร้างเป็นสี่โมดูลอินเตอร์แล้วเมื่อเริ่มต้นที่อยู่ของบล็อกมาถึงหน่วยความจำทั้งสี่เป็นโมดูลการเข้าถึงข้อมูลที่ต้องการได้โดยใช้บิตสูงใบสั่งของที่อยู่ หลังจากที่รอบ 8 นาฬิกาแต่ละโมดูลมีคำหนึ่งของข้อมูลใน DBR ของ คำพูดเหล่านี้จะถูกโอนไปยังแคชหนึ่งคำที่เวลาในช่วงถัดไป 4 รอบนาฬิกา ในช่วงเวลานี้คำถัดไปในแต่ละโมดูลมีการเข้าถึง จากนั้นก็จะใช้เวลาอีก 4 รอบนาฬิกาในการถ่ายโอนคำเหล่านี้ไปยังแคช

ผลลัพธ์ (ไทย) 3:

ถ้าความทรงจำที่ถูกสร้างโดยสี่อัดโมดูล จากนั้นเมื่อเริ่มต้นที่อยู่ของบล็อก มาถึงหน่วยความจำทั้งหมดสี่โมดูลการเข้าถึงข้อมูลที่ต้องการโดยใช้วงจรบิตของที่อยู่ หลังจากรอบ 8 นาฬิกา แต่ละโมดูลมีคำหนึ่งของข้อมูลใน DBR . คำเหล่านี้จะถูกโอนไปยังแคชคำหนึ่งครั้งในรอบ 4 นาฬิกาต่อไป ในช่วงเวลานี้คำถัดไปในแต่ละโมดูลที่มีการเข้าถึง แล้วต้องใช้เวลาอีก 4 นาฬิการอบโอนคําเหล่านี้
แคช