Both outputs would be 0 (not the co

Both outputs would be 0 (not the complement of each other). Further, if
both S and R became inactive (went to 0) simultaneously, it is not clear
to which state the latch would go (since either Q = 0 or Q = 1 would
satisfy the logic equations). What happens would depend on such issues
as whether they go to 0 at exactly the same time or one input goes to 0
ahead of the other, in which case the last 1 will dominate. Otherwise,
such factors that are beyond the normal interest of the logic designer
(such as the stray capacitance or the gain of the individual transistors)
will determine the final state. To avoid this problem, we ensure that both
inputs are not active simultaneously.
More complex latches can also be built. We will look at a gated latch,
as shown in Figure 6.6. When the Gate signal is inactive ( 0), SG and RG
are both 0, and the latch remains unchanged. Only when Gate goes to 1, can
a 0 or 1 be stored in the latch, exactly as in the simpler latch of Figure 6.5.

ผลลัพธ์ (ไทย) 1:

ผลทั้งสองจะเป็น 0 (ไม่เสริมกัน) ถ้าเพิ่มเติมS และ R ก็ไม่ได้ใช้งาน (ไป 0) พร้อมกัน มันไม่ชัดเจนการซึ่งรัฐจะไปสลัก (ตั้งแต่ใด Q = 0 หรือ Q = 1 จะตอบสนองสมการตรรกะ) สิ่งที่เกิดขึ้นจะขึ้นกับปัญหาดังกล่าวเป็นว่าพวกเขาไป 0 เหมือน เวลาหรืออินพุตหนึ่งไป 0ก่อนอื่น ซึ่งในกรณี 1 สุดท้ายจะครอง มิฉะนั้นปัจจัยต่าง ๆ ที่นอกเหนือจากอัตราดอกเบี้ยปกติของตัวออกแบบตรรกะ(เช่นความจุจรจัดหรือกำไรของทรานซิสเตอร์แต่ละตัว)จะตรวจสอบสถานะสุดท้าย เพื่อหลีกเลี่ยงปัญหานี้ เรามั่นใจว่าทั้งสองปัจจัยการผลิตไม่ได้ใช้งานพร้อมกันนอกจากนี้ยังสามารถสร้างสลักซับซ้อนมากขึ้น เราจะมาดูสลักเป็นรั้วดังแสดงในรูปที่ 6.6 เมื่อสัญญาณประตู ไม่ทำงาน (0) , จำนวนและ RGเป็น 0 ทั้งสอง และสลักยังคงไม่เปลี่ยนแปลง เมื่อประตูไปเป็น 1 สามารถเป็น 0 หรือ 1 จัดเก็บในสลัก แน่นอนเช่นสลักง่ายของรูปที่ 6.5

ผลลัพธ์ (ไทย) 2:

ทั้งสองเอาท์พุทจะเป็น 0 (ไม่สมบูรณ์ของแต่ละอื่น ๆ ) ต่อไปหาก
ทั้ง S และ R กลายเป็นไม่ได้ใช้งาน (ไป 0) พร้อมกันมันจะไม่ชัดเจน
ไปยังรัฐสลักจะไป (ตั้งแต่อย่างใดอย่างหนึ่ง Q? = 0 หรือ q = 1 จะ
ตอบสนองความสมตรรกะ) สิ่งที่เกิดขึ้นจะขึ้นอยู่กับปัญหาดังกล่าว
เป็นว่าพวกเขาไปที่ 0 ในเวลาเดียวกันหรือหนึ่งในการป้อนข้อมูลไป 0
ไปข้างหน้าของอื่น ๆ ซึ่งในกรณีล่าสุด 1 จะครอง มิฉะนั้น
ปัจจัยดังกล่าวที่อยู่นอกเหนือดอกเบี้ยปกติของนักออกแบบตรรกะ
(เช่นความจุจรจัดหรือได้รับของทรานซิสเตอร์แต่ละบุคคล)
จะตรวจสอบรัฐสุดท้าย เพื่อหลีกเลี่ยงปัญหานี้เรามั่นใจว่าทั้งสอง
ปัจจัยการผลิตที่ไม่ได้ใช้งานพร้อมกัน.
สลักที่ซับซ้อนมากขึ้นนอกจากนี้ยังสามารถสร้างขึ้น เราจะดูที่สลักรั้ว
ดังแสดงในรูป 6.6 เมื่อสัญญาณประตูไม่ได้ใช้งาน (0), SG และ RG
มีทั้ง 0 และสลักยังคงไม่เปลี่ยนแปลง เฉพาะเมื่อประตูไป 1 สามารถ
0 หรือ 1 ถูกเก็บไว้ในสลักตรงตามที่ในสลักที่เรียบง่ายของรูปที่ 6.5