columnleveldesign and pixel-level d

columnlevel
design and pixel-level design.
The process level optimizations include the reduction
of K and CP. For instance, the parameter K has been
reduced, in [2], by using a buried channel SF. In [2] [6],
the parameter CP has been minimised by applying process
refinements reducing the overlap and junction capacitances
connected to the SN. In this work, we use a standard CIS
technology and cannot drastically change these parameters.
Nevertheless, they can be addressed by making a good device
choice among the standard transistors and careful layout, with
respect to the standard design rules, in order to keep the
term CP as low as possible.

ผลลัพธ์ (ไทย) 1:

columnlevelออกแบบและการออกแบบภาพการเพิ่มประสิทธิภาพระดับกระบวนการได้แก่การลดK และ CP เช่น พารามิเตอร์ K ได้ลดลง ใน [2], โดยใช้ช่องทางฝัง SF ใน [2] [6],พารามิเตอร์ CP มีลดลง โดยการใช้กระบวนการปรับแต่งลด capacitances ทับซ้อนและเชื่อมต่อเชื่อมต่อกับการ SN ในงานนี้ เราใช้ CIS เป็นมาตรฐานเทคโนโลยี และอย่างมากไม่สามารถเปลี่ยนพารามิเตอร์เหล่านี้อย่างไรก็ตาม พวกเขาสามารถจัดการ โดยการทำให้อุปกรณ์ดีเลือกระหว่างทรานซิสเตอร์มาตรฐานและระมัดระวังเค้า ด้วยเคารพกฎออกแบบมาตรฐาน เพื่อให้การระยะ CP ต่ำที่สุด

ผลลัพธ์ (ไทย) 2:

columnlevel
การออกแบบและการออกแบบในระดับพิกเซล.
เพิ่มประสิทธิภาพระดับกระบวนการ ได้แก่ การลดลง
ของเคและซีพี ยกตัวอย่างเช่น K พารามิเตอร์ได้รับการ
ลดลงใน [2] โดยใช้ช่องฝังเอสเอฟ ใน [2] [6],
พารามิเตอร์ CP ได้รับการลดลงโดยการใช้กระบวนการ
กลั่นกรองลดเหลื่อมกันและแยกประจุ
เชื่อมต่อกับ SN ในงานนี้เราจะใช้ CIS มาตรฐาน
เทคโนโลยีและไม่สามารถอย่างมากเปลี่ยนพารามิเตอร์เหล่านี้.
อย่างไรก็ตามพวกเขาสามารถได้รับการแก้ไขโดยการทำให้อุปกรณ์ที่ดี
ทางเลือกในหมู่ทรานซิสเตอร์มาตรฐานและรูปแบบระมัดระวังด้วย
ความเคารพต่อกฎระเบียบมาตรฐานการออกแบบเพื่อที่จะให้
CP ระยะที่ต่ำที่สุดเท่าที่เป็นไปได้

ผลลัพธ์ (ไทย) 3:

columnlevelการออกแบบและการออกแบบระดับพิกเซลกระบวนการการเพิ่มประสิทธิภาพรวมถึงการลดระดับของ K และ บริษัท ซีพี เช่น ค่า K ได้ลดลงใน [ 2 ] โดยวิธีการฝังช่องเอสเอฟ . ใน [ 2 ] [ 6 ]ค่า CP ได้รับลดลงโดยการใช้กระบวนการการปรับแต่งลดซ้อนกัน และแยก capacitancesเชื่อมต่อกับ SN . ในงานนี้ เราใช้มาตรฐาน CISเทคโนโลยีและไม่สามารถ drastically เปลี่ยนพารามิเตอร์เหล่านี้อย่างไรก็ตาม , พวกเขาสามารถ addressed โดยให้อุปกรณ์ที่ดีทางเลือกระหว่างทรานซิสเตอร์มาตรฐานและรูปแบบระวังด้วยเคารพกฎการออกแบบมาตรฐานในการเก็บระยะ CP ให้น้อยที่สุดเท่าที่จะทำได้