17.8 a. Consider a uniprocessor wit

17.8 a. Consider a uniprocessor with separate data and instruction caches, with hit ratios of
and respectively. Access time from processor to cache is cclock cycles, and
transfer time for a block between memory and cache is bclock cycles. Let be the
fraction of memory accesses that are for instructions, and is the fraction of dirty
lines in the data cache among lines replaced.Assume a write-back policy and deter
mine the effective memory access time in terms of the parameters just defined.
b. Now assume a bus-based SMP in which each processor has the characteristics of
part (a). Every processor must handle cache invalidation in addition to memory
reads and writes. This affects effective memory access time. Let be the fraction
of data references that cause invalidation signals to be sent to other data caches.
The processor sending the signal requires tclock cycles to complete the invalida
tion operation. Other processors are not involved in the invalidation operation.
Determine the effective memory access time.
17.9 What organizational alternative is suggested by each of the illustrations in Figure 17.24?
17.10 In Figure 17.8, some of the diagrams show horizontal rows that are partially filled. In
other cases, there are rows that are completely blank. These represent two different
types of loss of efficiency. Explain.
17.11 Consider the pipeline depiction in Figure 12.13b, which is redrawn in Figure 17.25a,
with the fetch and decode stages ignored, to represent the execution of thread A. Fig
ure 17.25b illustrates the execution of a separate thread B. In both cases, a simple
pipelined processor is used.
a. Show an instruction issue diagram, similar to Figure 17.8a, for each of the two threads.
b. Assume that the two threads are to be executed in parallel on a chip multiproces
sor, with each of the two processors on the chip using a simple pipeline. Show an

ผลลัพธ์ (ไทย) 1:

17.8 พิจารณา uniprocessor ​​กับข้อมูลที่แยกต่างหากและแคชการเรียนการสอนที่มีอัตราส่วนตี
และตามลำดับ เวลาในการเข้าถึงจากโปรเซสเซอร์ไปยังแคชเป็นรอบ cclock และเวลาที่โอน
สำหรับบล็อกระหว่างหน่วยความจำและแคชเป็น bclock รอบ แจ้งให้เป็นเศษส่วน
การเข้าถึงหน่วยความจำที่มีอยู่เพื่อขอคำแนะนำและเป็นส่วนหนึ่งของสกปรกเส้น
ในแคชข้อมูลระหว่างสายการแทนที่สมมตินโยบายเขียนกลับและยับยั้ง
เหมืองหน่วยความจำเวลาที่มีประสิทธิภาพการเข้าถึงในแง่ของพารามิเตอร์ที่กำหนดไว้เพียง.
b ขณะนี้ถือว่าเป็นรถที่ใช้ SMP ซึ่งในแต่ละหน่วยประมวลผลมีลักษณะของส่วน
() หน่วยประมวลผลที่ทุกคนต้องจัดการกับการยกเลิกการใช้แคชนอกเหนือไปจากความทรงจำ
อ่านและเขียน นี้มีผลต่อหน่วยความจำเวลาที่มีประสิทธิภาพการเข้าถึง แจ้งให้เป็นเศษส่วน
การอ้างอิงข้อมูลที่ก่อให้เกิดสัญญาณโมฆะจะถูกส่งไปเก็บข้อมูลอื่น ๆ .
ประมวลผลส่งสัญญาณต้องใช้วงจร tclock เพื่อการดำเนินการที่ invalida tion
หน่วยประมวลผลอื่น ๆ จะไม่เกี่ยวข้องในการดำเนินงานโมฆะ.
ตรวจสอบหน่วยความจำเวลาที่มีประสิทธิภาพการเข้าถึง.
17.9 อะไรทางเลือกขององค์กรการแนะนำโดยแต่ละภาพประกอบในรูปที่ 17.24
1710 ในรูป 17.8 บางส่วนของแผนภาพแสดงแถวแนวนอนที่เต็มไปบางส่วน ในกรณีอื่น ๆ
มีแถวที่ว่างเปล่าอย่างสมบูรณ์ เหล่านี้เป็นตัวแทนของทั้งสองประเภทที่แตกต่างกัน
ของการสูญเสียที่มีประสิทธิภาพ อธิบาย.
17.11 พิจารณาภาพท่อในรูป 12.13b ซึ่งเป็นลบเลือนใน 17.25a รูป
กับเรียกและถอดรหัสขั้นตอนละเลยเพื่อเป็นตัวแทนของการดำเนินการของด้าย มะเดื่อ
ure 1725b แสดงให้เห็นถึงการดำเนินการของขด้ายแยกต่างหาก ในทั้งสองกรณีการประมวลผลเรียบง่าย
ไปป์ไลน์ถูกนำมาใช้.
แสดงแผนภาพปัญหาการเรียนการสอนที่คล้ายกันที่จะคิด 17.8a สำหรับแต่ละของทั้งสองหัวข้อ.
b สมมติว่ามีสองหัวข้อที่จะดำเนินการในแบบคู่ขนานเมื่อ multiproces ชิป
เอ็งด้วยกันของทั้งสองหน่วยประมวลผลบนชิปโดยใช้ท่อที่เรียบง่าย แสดง

ผลลัพธ์ (ไทย) 2:

พิจารณาอ. 17.8 uniprocessor แยกข้อมูลและคำสั่งเก็บ มีอัตราส่วนตี
และตามลำดับ เวลาเข้าจากตัวประมวลผลแคชเป็นรอบ cclock และ
bclock รอบนี้เวลาโอนย้ายสำหรับบล็อกระหว่างหน่วยความจำแคช ให้มีการ
หาหน่วยความจำที่มีคำแนะนำ และ เศษสกปรก เศษ
บรรทัดในแคชของข้อมูลระหว่างบรรทัดแทนสมมตินโยบายเขียนหลัง และขัดขวาง
เหมืองเวลาการเข้าถึงหน่วยความจำที่มีประสิทธิภาพในแง่ของพารามิเตอร์ที่กำหนดเพียงการ
b ตอนนี้ สมมติ SMP ตามรถที่ซึ่งแต่ละตัวประมวลผลมีลักษณะของ
ส่วน (a) ตัวประมวลผลทุกต้องจัดการ invalidation แคนอกจากหน่วยความจำ
อ่าน และเขียน นี้มีผลต่อเวลาการเข้าถึงหน่วยความจำที่มีประสิทธิภาพ ให้เป็นเศษส่วน
อ้างอิงข้อมูลที่ทำให้เกิด invalidation สัญญาณส่งไปยังแคชข้อมูลอื่น ๆ .
tclock วงจรสมบูรณ์ invalida ต้องประมวลผลส่งสัญญาณ
สเตรชันดำเนินการ ไม่มีตัวประมวลผลอื่น ๆ ใน invalidation ดำเนิน
กำหนดเวลาเข้าถึงหน่วยความจำที่มีประสิทธิภาพ
17.9 แนะนำทางเลือกใดองค์กร โดยแต่ละภาพประกอบในรูป 17.24 ?
1710 ในรูปที่ 17.8 บางส่วนของไดอะแกรมแสดงแถวแนวนอนที่จะเติมบางส่วน ใน
บางกรณี มีแถวที่ว่างเปล่าโดยสมบูรณ์ เหล่านี้เป็นตัวแทนของทั้งสองแตกต่าง
ชนิดสูญเสียประสิทธิภาพการ อธิบาย
17.11 พิจารณาการแสดงให้เห็นขั้นตอนในรูป 12.13b ซึ่งมีการวาดใหม่ในรูป 17.25a,
กับการนำมาใช้ และถอดรหัสขั้นละเว้น แสดงการทำงานของเธรดฟิก A.
ure 17การดำเนินการของด้ายแยก B. แสดง 25b ในทั้งสองกรณี เรียบง่าย
ใช้โปรเซสเซอร์ pipelined.
a. แสดงการสอนปัญหาไดอะแกรม คล้ายกับรูป 17.8a สำหรับแต่ละของสองหัวข้อ
ประมาณเกิดที่หัวข้อสองจะดำเนินการพร้อมกันใน multiproces ชิ
สอ โปรเซสเซอร์สองบนชิพโดยใช้ไปป์ไลน์อย่างละ แสดงการ

ผลลัพธ์ (ไทย) 3:

17.8 . พิจารณาใช้โปรเซสเซอร์ทั่วไปที่พร้อมด้วยแคชคำสั่งและข้อมูลแบบแยกพื้นที่ที่พร้อมด้วยอัตราส่วนตีของ
และตามลำดับ เวลาการเข้าใช้จากโปรเซสเซอร์ไปยังแคชคือรอบ cclock และเวลา
ซึ่งจะช่วยถ่ายโอนการบล็อคระหว่างแคชและหน่วยความจำจะรอบ bclock
ซึ่งจะช่วยให้มีอัตราส่วนของการเข้าถึงหน่วยความจำที่มีให้สำหรับคำแนะนำและมีเศษของสกปรก
ซึ่งจะช่วยในการแคชข้อมูลที่อยู่ท่ามกลางสายแทนที่จะต้องเป็นผู้รับผิดชอบนโยบาย write - Back ที่และยับยั้ง
ของเราบางครั้งการเข้าถึงหน่วยความจำได้อย่างมี ประสิทธิภาพ ในด้านของพารามิเตอร์ที่อยู่ที่กำหนด.
B ในขณะนี้จะต้องเป็นผู้รับผิดชอบ SMP )รถโดยสารที่ใช้ในโปรเซสเซอร์รุ่นใดแต่ละรุ่นจะมีลักษณะที่ของ
ซึ่งจะช่วยเป็นส่วนหนึ่ง( A ) โปรเซสเซอร์แต่ละตัวจะต้องจัดการกับอายัดแคชนอกจากนี้ในหน่วยความจำ
สามารถอ่านและเขียนข้อมูล โรงแรมแห่งนี้มีผลต่อเวลาการเข้าถึงหน่วยความจำได้อย่างมี ประสิทธิภาพ ปล่อยให้มีอัตราส่วน
ตามมาตรฐานในการอ้างอิงถึงข้อมูลที่ทำให้เกิดสัญญาณเป็นโมฆะจะส่งไปยังแคชข้อมูลอื่นๆ.
โปรเซสเซอร์ที่ส่งสัญญาณที่ต้องใช้รอบ tclock เพื่อดำเนินการให้เสร็จสมบูรณ์ invalida
ซึ่งจะช่วยให้มีการบังคับใช้ โปรเซสเซอร์อื่นๆไม่ได้มีส่วนเกี่ยวข้องในการใช้งานเป็นโมฆะได้.
กำหนดเวลาในการเข้าถึงหน่วยความจำได้อย่างมี ประสิทธิภาพ .
17.9 ว่าทางเลือกขององค์กรเป็นที่แนะนำโดย ภาพ ประกอบที่มีให้นี้ในรูปที่ยาว 17.24 แต่ละครั้ง?
1710 ในรูปที่ 17.8 แผน ภาพ บางส่วนที่แสดงแถวแนวนอนที่มีบางส่วนไป
ซึ่งจะช่วยในกรณีอื่นๆมีแถวที่จะเว้นว่างไว้อย่างสมบรูณ์แบบ เหล่านี้เป็นสอง
ประเภท ของการสูญเสีย ประสิทธิภาพ อธิบาย.
17.11 พิจารณาทำท่อส่งในรูปที่ 12.13 โดยไม่ B ซึ่งเป็นยึดครองและปกครองทวีปตะวันออกกลางและเอเชียในรูปที่ 17.25 ที่
พร้อมด้วยดึงข้อมูลขั้นตอนการถอดรหัสและไม่สนใจในการเป็นตัวแทนของการประมวลผลเธรดที่ A .รูป
ure 1725 B แสดงให้เห็นการประมวลผลเธรดแบบแยกพื้นที่ที่พ.ในกรณีทั้งสองของโปรเซสเซอร์
Hyper Pipelined แบบเรียบง่ายที่มีการใช้
ที่ แสดงแผนผังปัญหาการเรียนการสอนที่คล้ายกับรูปที่ 17.8 ที่สำหรับแต่ละสองเธรดที่.
B จะต้องเป็นผู้รับผิดชอบที่สองเธรดที่ได้รับจะดำเนินการในแบบคู่ขนานบนชิป multiproces
ลีซอพร้อมด้วยโปรเซสเซอร์สองตัวบนชิปทำให้แต่ละแบบเรียบง่ายโดยใช้ไปป์ไลน์ที่ แสดง
ตามมาตรฐาน