Abstract- This paper introduces the

Abstract- This paper introduces the principle of 3DES
encryption algorithm and the detailed description of the
algorithm design and implementation on FPGA. For the
improvement of the S-box, it uses a single S-box to replace
the original eight S-boxes. This will not only greatly reduces
the size of circuit but also reduces the power consumption
of the entire circuit. In the design, pipelining technology is
used to improve its running speed. All the modules are
using Verilog HDL hardware description language to
achieve, and at last it is downloaded to the FPGA chip.

ผลลัพธ์ (ไทย) 1:

นามธรรมนี้กระดาษแนะนำหลักการของ 3DESอัลกอริทึมการเข้ารหัสและคำอธิบายรายละเอียดของการอัลกอริทึมในการออกแบบและการใช้งานบน FPGA สำหรับการปรับปรุงของกล่อง S ใช้ S-กล่องเดียวแทนS 8 เดิมกล่อง นี้จะไม่เพียงช่วยลดขนาดของวงจร แต่ยัง ช่วยลดการใช้พลังงานของวงจรทั้งหมด ในการออกแบบ เป็นวิธีการส่งอ็อบเทคโนโลยีใช้เพื่อปรับปรุงความเร็วการทำงาน มีโมดูลทั้งหมดใช้ภาษาอธิบายฮาร์ดแวร์ Verilog HDL เพื่อบรรลุ และสุดท้ายที่จะถูกดาวน์โหลดไป FPGA ชิ

ผลลัพธ์ (ไทย) 2:

Abstract- กระดาษนี้จะแนะนำหลักการของ 3DES
วิธีการเข้ารหัสและรายละเอียดของ
การออกแบบขั้นตอนวิธีการและการดำเนินการเกี่ยวกับ FPGA สำหรับ
การปรับปรุงของ S-box จะใช้เป็นหนึ่งเดียว S-กล่องเพื่อแทนที่
เดิมแปด S-กล่อง นี้จะไม่เพียงช่วยลด
ขนาดของวงจร แต่ยังช่วยลดการใช้พลังงาน
ของวงจรทั้งหมด ในการออกแบบเทคโนโลยี pipelining จะ
ใช้ในการปรับปรุงความเร็วในการทำงานของตน โมดูลทั้งหมดที่มีการ
ใช้ Verilog HDL ภาษาอธิบายฮาร์ดแวร์เพื่อ
บรรลุและที่ผ่านมาก็ถูกดาวน์โหลดไปยังชิป FPGA