4.6. Polynomial Multiplication4.6.1

4.6. Polynomial Multiplication
4.6.1. Design Configuration A (512 Coefficients, 16 Polynomials, One Addition). The design configuration
Ain Figure 5 uses a high-throughput polynomial multiplication to minimize
the latency. Since this design does compute one polynomial addition at a time, we can
simplify the shift operation. Figure 7 shows the resulting architecture. The shift operation
is implemented using a parallel-in parallel-out fixed-length shift register. This
reduces the cost of shift operation significantly compared to the variable-length shift
approach. First, the value of si is loaded into the shift register. Then, at every clock
cycle, the shift register shifts by 1, and if the input ci = “1”, then the 512 coefficients
are added at the same time. The output of the final addition (31th) is transferred to a
parallel-in serial-out shift register. Since the next result will be ready after 512 clock
cycles, the architecture can use only one adder and one comparator to add yi and to
check if the generated signature is valid. The latency of one polynomial multiplication
is 512 clock cycles. The design configuration A uses 16 of these blocks to compute eight
signature candidates at the same time.
4.6.2. Design Configuration B (512 Coefficients, One Polynomial, 31 Additions). The adder tree
of 31 additions of one coefficient costs a total of 31 parallel adders arranged as 16, 8,
4, 2, and 1 of size 3 bits, 4 bits, 5 bits, 6 bits, and 7 bits, respectively. Moreover, to
generate one signature candidate, for each coefficient we also have to perform a 16-bit
addition (to add yi) and a comparison (to check if zi is valid). This number of operations
times 512, to parallelize it for 512 coefficients, and the cost of shifting makes the design
configuration too large to fit into our target FPGA. However, the design configuration
B may still be implemented on larger high-cost FPGAs. The resulting architecture
would generate a signature candidate in two clock cycles and a valid signature at
approximately every 14 clock cycles after hashing.

ผลลัพธ์ (ไทย) 1:

4.6 การพหุนามการคูณ4.6.1 การออกแบบกำหนดค่า A (สัมประสิทธิ์ 512, 16 Polynomials เพิ่มหนึ่ง) การกำหนดค่าออกแบบอินรูปที่ 5 ใช้การคูณพหุนามอัตราความเร็วสูงเพื่อลดแฝงด้วย ตั้งแต่นี้ออกแบบคำนวณการบวกพหุนามหนึ่งครั้ง เราสามารถทำการเปลี่ยน รูปที่ 7 แสดงสถาปัตยกรรมได้ การกะจะดำเนินการโดยใช้ทะเบียนขนานในกะยาวออกขนาน นี้ลดต้นทุนการเปลี่ยนอย่างมีนัยสำคัญเมื่อเทียบกับตัวแปรความยาวกะแนวทางการ ครั้งแรก ค่าของซีโหลดลงทะเบียนกะ จากนั้น ในนาฬิกาทุกวงจร กะทะเบียนกะ 1 และเครื่องป้อน = "1" แล้วสัมประสิทธิ์ 512มีเพิ่มในเวลาเดียวกัน ผลผลิตเพิ่มขั้นสุดท้าย (31th) จะถูกโอนย้ายไปลงทะเบียนกะประจำออกพร้อมกันใน เนื่องจากผลลัพธ์ถัดไปจะพร้อมหลังจากนาฬิกา 512รอบ สถาปัตยกรรมสามารถใช้วงจรบวกเดียวและหนึ่ง comparator เพิ่มยี่และตรวจสอบว่าลายเซ็นที่สร้างขึ้นถูกต้อง แฝงการคูณพหุนามหนึ่งมีวงจรนาฬิกา 512 การออกแบบกำหนดค่า A ใช้ 16 บล็อกเหล่านี้เพื่อคำนวณแปดลายเซ็นผู้สมัครพร้อมกัน4.6.2 การออกแบบกำหนดค่า B (สัมประสิทธิ์ 512 พหุนามหนึ่ง ส่วนเพิ่มเติมที่ 31) แผนภูมิวงจรบวกของเพิ่ม 31 ของสัมประสิทธิ์หนึ่งต้นทุนทั้งหมด 31 adders ขนานเรียง 16, 84, 2 และ 1 ของขนาด 3 บิต 4 บิต บิต 5 บิต 6 และ 7 บิต ตามลำดับ นอกจากนี้ การสร้างลายเซ็นผู้หนึ่ง สำหรับสัมประสิทธิ์แต่ละเรายังต้องดำเนินการ 16-บิตเพิ่ม (เพิ่มยี่) และการเปรียบเทียบ (การตรวจสอบว่าซิถูกต้อง) จำนวนการดำเนินงานเวลา 512 การ parallelize สำหรับสัมประสิทธิ์ 512 และต้นทุนของการขยับทำการออกแบบการกำหนดค่าใหญ่เกินไปให้พอดีกับ FPGA เป้าหมายของเรา อย่างไรก็ตาม การกำหนดค่าออกแบบB อาจยังคงดำเนินบน FPGAs ราคาสูงขนาดใหญ่ สถาปัตยกรรมได้จะสร้างลายเซ็นผู้สมัครในรอบนาฬิกาสองและลายเซ็นที่ถูกต้องประมาณทุกนาฬิกา 14 รอบหลัง hashing

ผลลัพธ์ (ไทย) 2:

4.6 พหุนามคูณ
4.6.1 การออกแบบการกำหนดค่า A (512 สัมประสิทธิ์ 16 พหุนามหนึ่งเพิ่มเติม) การกำหนดค่าการออกแบบ
Ain รูปที่ 5
ใช้การคูณพหุนามสูงผ่านเพื่อลดแอบแฝง
ตั้งแต่การออกแบบนี้จะคำนวณหนึ่งนอกจากพหุนามในช่วงเวลาที่เราสามารถลดความซับซ้อนของการดำเนินการเปลี่ยนแปลง รูปที่ 7 แสดงให้เห็นสถาปัตยกรรมที่เกิด
การดำเนินการเปลี่ยนแปลงจะดำเนินการโดยใช้ขนานขนานออกความยาวคงที่ลงทะเบียนเปลี่ยนแปลง นี้จะช่วยลดค่าใช้จ่ายในการดำเนินงานเปลี่ยนแปลงอย่างมีนัยสำคัญเมื่อเทียบกับการเปลี่ยนแปลงตัวแปรความยาววิธี ครั้งแรกที่มูลค่าของศรีจะโหลดลงทะเบียนเปลี่ยนแปลง จากนั้นไปที่นาฬิกาทุกรอบการเปลี่ยนกะลงทะเบียนภายในวันที่ 1 และถ้า CI อินพุต = "1" แล้ว 512 ค่าสัมประสิทธิ์ที่มีการเพิ่มในเวลาเดียวกัน การส่งออกของนอกจากนี้สุดท้าย (31) ถูกถ่ายไปยังคู่ขนานในอนุกรมออกลงทะเบียนเปลี่ยนแปลง เนื่องจากผลต่อไปจะมีความพร้อมหลังจากที่ 512 นาฬิการอบสถาปัตยกรรมสามารถใช้เพียงหนึ่งบวกหนึ่งเปรียบเทียบเพื่อเพิ่มยี่และเพื่อตรวจสอบว่าลายเซ็นที่สร้างถูกต้อง ความล่าช้าของการคูณพหุนามหนึ่งคือ 512 รอบนาฬิกา การกำหนดค่าการออกแบบที่ใช้ 16 บล็อกเหล่านี้เพื่อคำนวณแปดผู้สมัครลงลายมือชื่อในเวลาเดียวกัน. 4.6.2 การออกแบบการกำหนดค่า B (512 สัมประสิทธิ์หนึ่งพหุนาม, 31 เพิ่มขึ้น) ต้นไม้บวกวันที่ 31 ของการเพิ่มค่าสัมประสิทธิ์ค่าใช้จ่ายทั้งหมด 31 ขนานงูจัดเป็น 16, 8, 4, 2 และ 1 ขนาด 3 บิต 4 บิตบิต 5, 6 บิตบิตและ 7 ตามลำดับ นอกจากนี้เพื่อสร้างลายเซ็นผู้สมัครหนึ่งสำหรับแต่ละค่าสัมประสิทธิ์เรายังมีการดำเนินการ 16 บิตนอกจากนี้(เพื่อเพิ่มยี่) และการเปรียบเทียบ (เพื่อตรวจสอบว่าถูกต้อง Zi) จำนวนนี้การดำเนินงานครั้งที่ 512 ที่จะคู่ขนานมันสำหรับค่าสัมประสิทธิ์ 512 และค่าใช้จ่ายของการขยับทำให้การออกแบบการกำหนดค่าขนาดใหญ่เกินไปเพื่อให้พอดีกับFPGA เป้าหมายของเรา อย่างไรก็ตามการกำหนดค่าการออกแบบB อาจจะยังไม่ดำเนินการใน FPGAs ขนาดใหญ่ที่มีต้นทุนสูง สถาปัตยกรรมที่เกิดขึ้นจะสร้างลายเซ็นของผู้สมัครในสองรอบนาฬิกาและลายเซ็นที่ถูกต้องในเกือบทุกรอบนาฬิกา14 หลังจาก hashing

ผลลัพธ์ (ไทย) 3:

4.6 . พหุนาม การคูณ
ต่ำ . การออกแบบการตั้งค่า ( 512 สัมประสิทธิ์พหุนาม 16 , 1 ) การออกแบบการตั้งค่า
ก็รูปที่ 5 ใช้พหุนามการคูณช่วยลด
ที่แฝงอยู่ ตั้งแต่การออกแบบนี้จะคำนวณโดยเพิ่มหนึ่งในเวลา เราสามารถ
ง่ายกะงาน รูปที่ 7 แสดงผลสถาปัตยกรรม กะงาน
การใช้ขนานขนานไปกะความยาวคงที่ลงทะเบียน ลดต้นทุนของงานนี้
กะอย่างมากเมื่อเทียบกับตัวแปรความยาวกะ
) แรก , ค่าของชีจะโหลดลงในกะ ลงทะเบียน แล้วทุกครั้งที่นาฬิกา
รอบ กะ ลงทะเบียนกะ 1 และถ้าใส่ CI = " 1 " แล้ว 512 สัมประสิทธิ์
จะถูกเพิ่มในเวลาเดียวกันของส่วนสุดท้าย ( 31 ) จะถูกโอนไปยัง
คู่ขนานในอนุกรมออกกะ ลงทะเบียน เนื่องจากผลต่อไปจะพร้อมหลัง 512 นาฬิกา
รอบ , สถาปัตยกรรมสามารถใช้เพียงหนึ่งวงจรและเปรียบเทียบเพื่อเพิ่มอีและ

ตรวจสอบว่าสร้างลายเซ็นใช้ได้ ศักยภาพของพหุนาม การคูณ
เป็น 512 นาฬิการอบค่าออกแบบใช้ 16 ของบล็อกเหล่านี้เพื่อหาผู้สมัคร 8
ลายเซ็นในเวลาเดียวกัน .
4.6.2 . การออกแบบองค์ประกอบ B ( 512 ) , พหุนาม , 31 เพิ่ม ) งูต้นไม้
31 เพิ่มหนึ่งเท่ากับต้นทุนรวม 31 ขนานเพิ่มเติมจัดเป็น 16 , 8
4 , 2 และ 1 ขนาด 3 บิต 4 บิต 5 บิต , บิตบิตที่ 6 และ 7 ตามลำดับ โดย

,สร้างหนึ่งลายเซ็นผู้สมัคร แต่ละแบบ เราต้องดำเนินการ 16 บิต
2 ( เพิ่มอี ) และการเปรียบเทียบ ( เพื่อตรวจสอบว่าจื่อเป็นใช้ได้ ) นี้งาน
ครั้ง 512 , parallelize มัน 512 ) และค่าใช้จ่ายในการทำให้การตั้งค่าการออกแบบ
ขนาดใหญ่เกินไปที่จะพอดีกับ FPGA เป้าหมายของเรา อย่างไรก็ตาม การปรับแต่ง
ออกแบบบีอาจจะใช้ในการออกแบบที่มีค่าใช้จ่ายสูง . ส่งผลให้สถาปัตยกรรม
จะสร้างลายเซ็นผู้สมัครในรอบสองนาฬิกาและลายเซ็นที่ถูกต้องประมาณ 14 นาฬิการอบ
ทุกหลังบริการ .