two "data inputs", data-0 and data-

two "data inputs", data-0 and data-1, one "sel" and one "output" respectiveIy. The VHDL model of a 2-to-1 MUX is as follows:

ผลลัพธ์ (ไทย) 1:

สอง "ข้อมูลอินพุต" ข้อมูล 0 และ 1 ข้อมูล หนึ่ง "sel" และหนึ่ง "ผลผลิต" respectiveIy รูปแบบ VHDL MUX 2 ต่อ 1 เป็นดังนี้:

ผลลัพธ์ (ไทย) 2:

สอง "ปัจจัยการผลิตข้อมูล" ข้อมูล 0 และข้อมูล-1, หนึ่ง "Sel" และเป็นหนึ่งใน "การส่งออก" respectiveIy รูปแบบของ VHDL 2 ต่อ 1 MUX จะเป็นดังนี้:

ผลลัพธ์ (ไทย) 3:

สองข้อมูล " กระผม " data-0 และ data-1 หนึ่ง " การเชื่อม " และ " ผล " พบว่า ส่วนภาษาแบบ mux กึ่งหนึ่ง ดังนี้