We’ve yammered on a lot in these pa

We’ve yammered on a lot in these pages about how these newfangled FPGA whipper-snapper chips are neater’n dirt when it comes to crankin’ out a whole mess-o lickety-split figgerin’ fastern’ you can say “Bob’s yer Uncle.” Yep, if you got something like that whatcha call digital signal processin’, they got them some-o them there DSP blocks that can do yer times-es, your gozeintas, yer take-aways, and yer summin’. You just pile up the data and pump it in, and the FPGA will do the figgerin’ fastern’ cuzin Winki can go through a stack-o flapjacks.

The problem, of course, with “cuzin Winki” eating “flapjacks” is that somebody has to prepare and serve them - and they need to be going at least as fast as “cuzin WInki” can eat. Before an FPGA can really shine on applications like signal processing, you have to be able to gather data (which is probably analog), convert it accurately to the digital domain, and somehow get it into your FPGA at a speed worthy of the FPGA’s considerable computational abilities. Given that the FPGA companies are claiming that the latest generation of FPGAs can crunch data somewhere in the realm of teraFLOPs, that means you have to provide data at a remarkable rate.

Analog Devices is well known for their fast and accurate analog-to-digital converters (ADCs). Their converters are often used in high-performance applications like medical imaging, ultrasound, military and aerospace imaging, and industrial imaging. These ADCs have impressive specs and can generate data at remarkable rates. For example, the company has just announced a dual, 14-bit, 250-megasample-per-second (MSPS) ADC - aimed at just the types of applications we are discussing. If you do a little math on those specs, you’ll realize that our kitchen is cookin’ up the flapjacks plenty fast, and the problem is getting them from there to the table.

FPGA companies have long recognized that you need big, fast pipes to get data into and out of FPGAs as fast as the devices can process it. That’s why we’ve been talking about multi-gigabit serial interfaces (SerDes) for several years now. The big problem has been that most ADCs are not wired up with high-speed serial interfaces, so the FPGAs and the ADCs don’t speak any common language that takes advantage of the bandwidth that SerDes can provide.

Luckily, a few years ago, JEDEC saw this problem and introduced a series of standards allowing devices like ADCs to connect to SerDes interfaces on devices like FPGAs. The first version - JESD204 2006 - provided for 3.125 Gbps SerDes interfaces to data converters. The second version of the standard - JESD204A 2008 - added support for multiple data lanes and lane synchronization. Now, a third version - JESD204B - has arrived with three new major enhancements: A higher maximum lane rate (up to 12.5 Gbps per channel), support for deterministic latency, and support for harmonic frame clocking.

Analog Devices has moved quickly to release devices on this new standard, and they have just announced the AD9250 dual, 14-bit, 250MSPS ADC supporting the JESD204B standard. These devices achieve 70.6dBfs signal-to-noise ratio at 185MHz Ain, and 88dBc SFDR at 185MHz Ain. They support a flexible input range from 1.4Vp-p to 2Vp-p with an analog input bandwidth of up to 400MHz. They are fairly power thrifty - given the fact that they’re pushing SerDes interfaces - at 711mW total power at 250Msps (both channels). The devices are powered by a 1.8V analog power supply, and they have an on-chip internal voltage reference.

These new ADCs can be configured as (L=2, S=1, F=2, M=2) – 1 data lane per ADC up to 250MSPS resulting in 5Gbps data rate, or as (L=1, S=1, F=4, M=2) – shared data lane up to 125Msps resulting in 5Gbps data rate. This means you can combine SerDes lanes to support super-fast transfer from one ADC, or you can multiplex a single fast data lane to share output from multiple, slower ADCs. This flexibility allows a greater range of applications to take advantage of SerDes connectivity for data converters, bringing the advantages of simpler board layout, vastly reduced IO pin usage, higher data rates, and more robust design.

The AD9250 devices are available now, and they will be a boon to anyone designing FPGA-based systems for applications like ultrasound. The new JEDEC standard takes full advantage of the latest devices from companies like Xilinx and Altera - with their latest-generation SerDes interfaces and their incredible DSP speed and efficiency.

What if you want to use one or try one out?

The company says that evaluation platforms are available now, and there is an optional FMC interposer card that will allow you to connect the evaluation board to a Xilinx FPGA board. The company supports the evaluation platforms with “Circuits from the Lab” (proven clocking and ADC driver signal paths), behavior models for ADIsim and IBIS, and web-based design wizards including PLL, filter, op-amp, and clocking solutions. The company also offers a rich set of converter-centric application notes on topics like clocking, input networks, jitter effects, and testing methodologies.

Obviously, Analog Devices is not stopping here with support for JEDEC JESD204B. We expect the company to continue rolling out converters that support the standard, probably in the order of importance of the increased capability to the application areas they support. That means cousin Winky won’t be getting the flapjack version any time soon, unfortunately. However, we think he’ll be just fine with the traditional kitchen-to-table connection for now.

ผลลัพธ์ (ไทย) 1:

เราได้ yammered ในมากในเพจเหล่านี้ว่าวิธีเหล่านี้ newfangled FPGA whipper อเพิลสแนปเปอร์ชิปเป็นดิน neater'n เมื่อมันมาถึง crankin' ออกทั้งระเบียบ o lickety-split figgerin' fastern' คุณสามารถพูด "Bob's yer ลุงได้" ฮ่ะ ถ้าคุณมีบางสิ่งบางอย่างเช่นว่า whatcha โทรสัญญาณดิจิตอล processin' พวกเขาได้พวกเขาบางโอเขามี DSP บล็อกที่สามารถทำ yer เวลา es คุณ gozeintas, yer ใช้เก็บ และ yer summin' คุณเพียงดองข้อมูลปั๊มใน และ FPGA จะทำการ figgerin' fastern' cuzin Winki สามารถผ่าน flapjacks กองโอปัญหา แน่นอน ด้วย "cuzin Winki" รับประทาน "flapjacks" คือ ใครมี การเตรียมความพร้อมใช้ - และพวกเขาต้องการจะน้อยเป็นอย่างที่ "cuzin WInki" สามารถกิน ก่อน FPGA สามารถส่องแสงจริง ๆ บนโปรแกรมประยุกต์เช่นการประมวลผลสัญญาณ คุณจะสามารถรวบรวมข้อมูล (ซึ่งเป็นแอนะล็อกคง), แปลงอย่างถูกต้องกับโดเมนดิจิตอล และอย่างใด ได้รับมันเป็นของ FPGA ที่ความเร็วของ FPGA สามารถคำนวณมากน่า ระบุว่าบริษัท FPGA จะอ้างที่รุ่นล่าสุดของ FPGAs สามารถขบเคี้ยวข้อมูลอยู่ในขอบเขตของ teraFLOPs ซึ่งหมายความว่า คุณต้องให้ข้อมูลในอัตราโดดเด่นอุปกรณ์แอนะล็อกเป็นที่รู้จักกันดีสำหรับพวกเขาอย่างรวดเร็ว และแม่นยำแบบแอนะล็อกกับดิจิทัลแปลง (ADCs) แปลงของพวกเขามักจะใช้ในการใช้งานประสิทธิภาพสูง เช่นภาพทางการแพทย์ ซาวด์ ภาพการบินและอวกาศ และทหาร ภาพอุตสาหกรรม ADCs เหล่านี้มีรายละเอียดที่น่าประทับใจ และสามารถสร้างข้อมูลที่โดดเด่นพิเศษ ตัวอย่าง บริษัทได้เพียงประกาศเป็นคู่ 14 บิต 250 megasample ต่อวินาที (MSPS) ADC - มุ่งเพียงชนิดของโปรแกรมประยุกต์ที่เรากำลังสนทนา ถ้าคุณทำคณิตศาสตร์น้อยในรายละเอียดเหล่านั้น คุณจะรู้ว่า ครัวของเราเป็น cookin' ค่า flapjacks รวดเร็วมากมาย และปัญหาการเดินทางได้จากตาราง บริษัท FPGA มีจึงรู้ว่า คุณต้องการให้ท่อใหญ่ อย่างรวดเร็วการรับข้อมูลเข้า และออก จาก FPGAs รวดเร็วเป็นอุปกรณ์สามารถประมวลผล ที่ว่าทำไมเราได้ถูกพูดถึงอินเทอร์เฟซหลายกิกะบิตพอร์ตอนุกรม (SerDes) หลายปี ปัญหาใหญ่แล้วว่า ADCs ส่วนใหญ่จะไม่สายขึ้น ด้วยอินเทอร์เฟซอนุกรมความเร็วสูง เพื่อการ FPGAs และ ADCs ไม่พูดภาษาใด ๆ ทั่วไปที่ใช้ประโยชน์จากแบนด์วิธที่ SerDes สามารถให้โชคดี ไม่กี่ปีที่ผ่านมา JEDEC เห็นปัญหานี้ แล้วแนะนำชุดของมาตรฐานที่ทำให้อุปกรณ์ต่าง ๆ เช่น ADCs เพื่อเชื่อมต่อกับอินเทอร์เฟซ SerDes บนอุปกรณ์เช่น FPGAs รุ่นแรก - JESD204 2006 - สำหรับอินเทอร์เฟซ Gbps SerDes 3.125 เพื่อแปลงข้อมูล รุ่นสองมาตรฐาน - JESD204A 2008 - เพิ่มสนับสนุนหลายข้อมูลถนนหนทางและตรงเลน ตอนนี้ มาถึงรุ่นสาม - JESD204B - มีการปรับปรุงที่สำคัญใหม่สาม: เลนสูงสุดอัตราสูง (12.5 ถึง Gbps ต่อช่อง), สนับสนุนการแฝง deterministic สนับสนุนเฟรมมีค่าตอกอุปกรณ์แอนะล็อกได้ย้ายอย่างรวดเร็วจะปล่อยอุปกรณ์บนมาตรฐานใหม่นี้ และพวกเขามีเพียงประกาศ ADC 250MSPS สอง 14 บิต AD9250 ที่สนับสนุนมาตรฐาน JESD204B อุปกรณ์เหล่านี้บรรลุ 70.6dBfs อัตราส่วนสัญญาณต่อเสียง 185 MHz Ain และ SFDR 88dBc ที่อิน MHz 185 พวกเขาสนับสนุนช่วงอินพุตยืดหยุ่นจาก 1.4Vp-p p 2Vp มีการแบบแอนะล็อกสัญญาณแบนด์วิดท์ถึง 400 MHz พวกเขาจะค่อนข้างประหยัด - ใช้พลังงานที่ให้ข้อเท็จจริงที่ว่า พวกเขากำลังผลักดันอินเทอร์เฟซ SerDes - ที่พลังงานรวม 711mW ที่ 250Msps (ทั้งสองช่อง) อุปกรณ์ขับเคลื่อน โดย 1.8 v เป็นแบบแอนะล็อกไฟ และพวกเขามีการอ้างอิงแรงดันภายในชิพ เหล่านี้ใหม่ ADCs สามารถกำหนดค่าเป็น (L = 2, S = 1, F = 2, M = 2) – ข้อมูล 1 เลนต่อ ADC ถึง 250MSPS ส่งผลอัตราการส่งข้อมูล 5Gbps หรือเป็น (L = 1, S = 1, F = 4, M = 2) – ช่องทางข้อมูลร่วมถึง 125Msps ในอัตราข้อมูล 5Gbps นี้หมายความว่า คุณสามารถรวม SerDes ถนนหนทางเพื่อรองรับการโอนย้ายจาก ADC หนึ่งเตอร์รุ่น หรือคุณสามารถ multiplex เลนเดียวข้อมูลร่วมจากหลาย ADCs ช้าลง ความยืดหยุ่นนี้ช่วยให้ช่วงมากกว่าของโปรแกรมประยุกต์เพื่อประโยชน์ของการเชื่อมต่อ SerDes สำหรับตัวแปลงข้อมูล การนำข้อดีของง่ายกว่าบอร์ดเค้า เสมือนลดการใช้ pin IO อัตราข้อมูลที่สูงขึ้น และสูง AD9250 อุปกรณ์มีอยู่ขณะนี้ และพวกเขาจะได้บุญให้ทุกคนออกแบบระบบที่ใช้ FPGA สำหรับโปรแกรมประยุกต์เช่นอัลตร้าซาวด์ มาตรฐาน JEDEC ใหม่ใช้ประโยชน์จากอุปกรณ์ล่าสุดจากบริษัท Xilinx และการแปลง- กับอินเทอร์เฟส SerDes รุ่นล่าสุดของพวกเขา และ DSP มากเร็ว และมีประสิทธิภาพถ้าคุณต้องการใช้ หรือลองหนึ่ง บริษัทบอกว่า แพลตฟอร์มประเมินอยู่ขณะนี้ และมีการเสริม FMC interposer บัตรที่จะช่วยให้คุณสามารถเชื่อมต่อคณะกรรมการประเมินคณะ Xilinx FPGA สนับสนุนแพลตฟอร์มประเมิน "วงจรจากเดอะแล็บ" (พิสูจน์ตอกและเส้นสัญญาณควบคุม ADC) รูปแบบลักษณะการทำงานสำหรับ ADIsim และไอบิส และตัวช่วยสร้างเว็บไซต์ออกแบบ PLL กรอง op-amp และการตอกบัตรเข้าแก้ไขปัญหา บริษัทยังมีชุดแปลงเกี่ยวกับแอพลิเคชันบันทึกหัวข้อเช่น ตอก ป้อนข้อมูลเครือข่าย กระวนกระวายใจผล และการทดสอบวิธีรวยอย่างชัดเจน อุปกรณ์แอนะล็อกไม่หยุดลงที่นี่ ด้วยการสนับสนุนสำหรับ JEDEC JESD204B เราคาดว่าบริษัทต้องกลิ้งออกแปลงที่สนับสนุนมาตรฐาน อาจลำดับความสำคัญของความสามารถในการเพิ่มพื้นที่แอพลิเคชันที่จะสนับสนุน นั่นหมายความว่า ญาติ Winky จะได้รับรุ่นขนมแป้งจี่ก็เร็ว ๆ นี้ แต่น่าเสียดาย อย่างไรก็ตาม เราคิดว่า จะเพียงแค่ปรับการเชื่อมต่อห้องครัวตารางดั้งเดิมในขณะนี้

ผลลัพธ์ (ไทย) 2:

เราได้ yammered ในจำนวนมากในหน้าเหล่านี้เกี่ยวกับวิธีการเหล่านี้ FPGA newfangled ชิปวิป-ปลากะพงมีสิ่งสกปรก neater'n เมื่อมันมาถึง crankin 'ออกทั้งระเบียบ o Lickety แยก figgerin' fastern 'คุณพูดว่า "บ๊อบกะลุง . "ครับถ้าคุณมีสิ่งที่ต้องการที่โทรแกสัญญาณดิจิตอล processin 'พวกเขาได้พวกเขาบาง-o พวกเขามี DSP บล็อกที่สามารถทำกะครั้ง-ES, gozeintas ของคุณกะสิ่งที่ได้และกะ summin' คุณเพียงแค่กองพะเนินเทินทึกข้อมูลและปั๊มในและ FPGA จะทำ figgerin 'fastern' cuzin Winki สามารถไปผ่านแพนเค้กกอง o. ปัญหาของหลักสูตรด้วย "cuzin Winki" กิน "แพนเค้ก" คือการที่ใครสักคน มีการเตรียมความพร้อมและให้บริการพวกเขา - และพวกเขาจะต้องมีอย่างน้อยจะเร็วที่สุดเท่าที่ "cuzin WInki" สามารถที่จะกิน ก่อนที่ FPGA จริงๆสามารถส่องแสงในการใช้งานเช่นการประมวลผลสัญญาณที่คุณจะต้องสามารถที่จะรวบรวมข้อมูล (ซึ่งน่าจะเป็นอะนาล็อก), แปลงอย่างถูกต้องไปยังโดเมนดิจิตอลและอย่างใดได้รับมันเป็น FPGA ของคุณที่ความเร็วคุ้มค่าของ FPGA ของมาก ความสามารถในการคำนวณ ระบุว่า บริษัท FPGA จะอ้างว่ารุ่นล่าสุดของ FPGAs สามารถกระทืบข้อมูลที่ไหนสักแห่งในดินแดนของ teraFLOPS นั่นหมายความว่าคุณจะต้องให้ข้อมูลในอัตราที่โดดเด่น. Analog Devices ที่เป็นที่รู้จักกันดีสำหรับการได้อย่างรวดเร็วและถูกต้องของพวกเขาแบบอะนาล็อกเป็นดิจิตอล แปลง (ADCs) แปลงของพวกเขามักจะใช้ในการใช้งานที่มีประสิทธิภาพสูงเช่นถ่ายภาพทางการแพทย์อัลตราซาวนด์ทางทหารและการถ่ายภาพการบินและอวกาศและการถ่ายภาพอุตสาหกรรม ADCs เหล่านี้มีรายละเอียดที่น่าประทับใจและสามารถสร้างข้อมูลในอัตราที่โดดเด่น ยกตัวอย่างเช่น บริษัท ได้ประกาศเพียงสอง 14 บิต, 250 megasample ต่อวินาที (MSPS) เอดีซี - มุ่งเป้าไปที่เพียงประเภทของการใช้งานเราจะคุย ถ้าคุณทำคณิตศาสตร์ในรายละเอียดเล็ก ๆ น้อย ๆ ที่คุณจะรู้ว่าห้องครัวของเราจะ cookin 'แพนเค้กขึ้นมากมายอย่างรวดเร็วและปัญหาที่พวกเขาได้รับจากที่นั่นไปยังตาราง. บริษัท FPGA ได้รับการยอมรับมานานแล้วว่าคุณจะต้องมีขนาดใหญ่ท่อได้อย่างรวดเร็ว ที่จะได้รับข้อมูลที่เข้าและออกจาก FPGAs เร็วที่สุดเท่าที่อุปกรณ์ที่สามารถดำเนินการได้ นั่นเป็นเหตุผลที่เราได้รับการพูดคุยเกี่ยวกับการเชื่อมต่อแบบอนุกรมหลายกิกะบิต (SerDes) หลายปีแล้ว ปัญหาใหญ่ได้รับการที่ ADCs ส่วนใหญ่ไม่ได้มีสายขึ้นกับการเชื่อมต่อแบบอนุกรมความเร็วสูงดังนั้น FPGAs และ ADCs ไม่ได้พูดภาษาใด ๆ ทั่วไปที่ใช้ประโยชน์จากแบนด์วิดธ์ที่ SerDes สามารถให้. โชคดีที่ไม่กี่ปีที่ผ่านมา JEDEC เห็นปัญหานี้และแนะนำชุดของมาตรฐานที่ช่วยให้อุปกรณ์เช่น ADCs เพื่อเชื่อมต่อกับอินเตอร์เฟซ SerDes บนอุปกรณ์เช่น FPGAs รุ่นแรก - JESD204 2006 - จัดเตรียมไว้สำหรับการเชื่อมต่อ 3.125 Gbps SerDes แปลงข้อมูล รุ่นที่สองของมาตรฐาน - JESD204A 2008 - เพิ่มการสนับสนุนสำหรับข้อมูลหลายช่องทางและการประสานเลน . ตอนนี้เป็นรุ่นที่สาม - JESD204B - มาถึงแล้วกับสามการปรับปรุงที่สำคัญใหม่: อัตราเลนสูงกว่า (ถึง 12.5 Gbps ต่อช่อง), การสนับสนุนสำหรับความล่าช้าที่กำหนดและการสนับสนุนสำหรับกรอบฮาร์โมนิตอกบัตรAnalog Devices ที่ได้ย้ายได้อย่างรวดเร็วที่จะปล่อยอุปกรณ์ มาตรฐานใหม่นี้และพวกเขาได้ประกาศเพียง AD9250 คู่ 14-bit 250MSPS ADC สนับสนุนมาตรฐาน JESD204B อุปกรณ์เหล่านี้ให้บรรลุอัตราส่วนสัญญาณต่อเสียงรบกวน 70.6dBfs ที่ 185MHz Ain และ 88dBc SFDR ที่ 185MHz Ain พวกเขาสนับสนุนช่วงการป้อนข้อมูลที่มีความยืดหยุ่นจาก 1.4Vp-P เพื่อ 2Vp-P ที่มีแบนด์วิดธ์อนาล็อกได้ถึง 400MHz พวกเขามีความเป็นธรรมประหยัดพลังงาน - ได้รับความจริงที่ว่าพวกเขากำลังผลักดันการเชื่อมต่อ SerDes - ที่ 711mW พลังงานทั้งหมดที่ 250Msps (ทั้งสองช่อง) อุปกรณ์ที่ขับเคลื่อนโดย 1.8V แหล่งจ่ายไฟแบบอะนาล็อกและพวกเขามีบนชิปภายในแรงดันอ้างอิง. ADCs ใหม่เหล่านี้สามารถกำหนดค่าเป็น (L = 2, S = 1, F = 2 M = 2) - 1 ข้อมูล ช่องต่อ ADC ถึง 250MSPS ส่งผลให้อัตราการส่งข้อมูล 5Gbps หรือ (L = 1, S = 1, F = 4, M = 2) - ที่ใช้ร่วมกันเลนข้อมูลได้ถึง 125Msps ส่งผลให้อัตราการส่งข้อมูล 5Gbps ซึ่งหมายความว่าคุณสามารถรวมเลน SerDes เพื่อสนับสนุนการถ่ายโอนได้อย่างรวดเร็วจาก ADC หรือคุณสามารถ multiplex ช่องทางข้อมูลได้อย่างรวดเร็วเพียงครั้งเดียวเพื่อการส่งออกร่วมกันจากหลาย ADCs ช้า ความยืดหยุ่นนี้จะช่วยให้หลากหลายมากขึ้นของการใช้งานเพื่อใช้ประโยชน์จากการเชื่อมต่อ SerDes สำหรับแปลงข้อมูลที่นำข้อดีของรูปแบบคณะกรรมการที่เรียบง่ายที่ลดลงอย่างมากมาย IO การใช้งานขาสูงอัตราการส่งข้อมูลและการออกแบบที่แข็งแกร่งมากขึ้น. อุปกรณ์ AD9250 ที่มีอยู่ในขณะนี้และพวกเขา จะเป็นประโยชน์กับทุกคนออกแบบระบบ FPGA ที่ใช้สำหรับการใช้งานเช่นอัลตราซาวด์ มาตรฐาน JEDEC ใหม่ใช้ประโยชน์เต็มที่จากอุปกรณ์ใหม่ล่าสุดจาก บริษัท เช่น Xilinx และ Altera -. กับพวกเขารุ่นล่าสุดอินเตอร์เฟซ SerDes และความเร็วในการประมวลผลสัญญาณดิจิตอลของพวกเขาอย่างไม่น่าเชื่อและมีประสิทธิภาพหรือไม่ถ้าคุณต้องการที่จะใช้อย่างใดอย่างหนึ่งหรือลองออกบริษัท กล่าวว่าการประเมินผล แพลตฟอร์มที่มีอยู่ในขณะนี้และมีบัตรไม่จำเป็น interposer เอฟเอ็มที่จะช่วยให้คุณสามารถเชื่อมต่อคณะกรรมการประเมินผลไปยังคณะกรรมการ Xilinx FPGA บริษัท สนับสนุนแพลตฟอร์มการประเมินผลด้วย "วงจรจากการทดลอง" (ตอกบัตรพิสูจน์และ ADC ขับรถเส้นทางสัญญาณ) รูปแบบพฤติกรรม ADIsim และ IBIS และตัวช่วยสร้างการออกแบบเว็บซึ่งรวมถึง PLL กรองสหกรณ์แอมป์และการแก้ปัญหาการตอกบัตร บริษัท ยังมีชุดสมบูรณ์ของการบันทึกโปรแกรมแปลงเป็นศูนย์กลางในหัวข้อเช่นการตอกบัตร, เครือข่ายการป้อนข้อมูลผลกระวนกระวายใจและการทดสอบวิธี. เห็นได้ชัดว่า Analog Devices ที่จะไม่หยุดที่นี่ด้วยการสนับสนุน JEDEC JESD204B เราคาดว่า บริษัท จะยังคงกลิ้งออกแปลงที่สนับสนุนมาตรฐานอาจจะอยู่ในลำดับความสำคัญของความสามารถที่เพิ่มขึ้นเพื่อการใช้งานที่พวกเขาสนับสนุน นั่นหมายความว่าญาติวิงกี้จะไม่ได้รับรุ่นจี่เวลาเร็ว ๆ นี้โชคไม่ดี แต่เราคิดว่าเขาจะได้ดีกับการเชื่อมต่อที่ห้องครัวเพื่อตารางแบบดั้งเดิมสำหรับตอนนี้

ผลลัพธ์ (ไทย) 3:

เรา yammered เยอะในหน้าเหล่านี้เกี่ยวกับวิธีการเหล่านี้ newfangled FPGA ชิปเป็นปลากะพงวิป neater'n ดินเมื่อมันมาถึงจากการขายทั้งหมด mess-o lickety แยก figgerin ' fastern ' คุณสามารถพูดว่า " บ๊อบเหรอลุง " ใช่ ถ้านายมีอะไรอย่างที่คุณเรียกดิจิตอลสัญญาณเพื่อ ' , พวกเขาได้ some-o พวกเขามีบล็อกที่สามารถทำค่าเวลาแบบ ES gozeintas ของคุณอย่าเอาเก็บ และท่าน summin ' คุณแค่กองข้อมูลและปั๊มมันในและ FPGA จะทำ figgerin ' fastern ' cuzin winki สามารถผ่าน stack-o แพนเค้ก

ปัญหาแน่นอนกับ " cuzin winki " กิน " แพนเค้ก " นั้นต้องมีการจัดเตรียมและให้บริการพวกเขา - และพวกเขาต้องไปที่ อย่างน้อยเร็ว " cuzin winki " สามารถกินก่อนฉายจริงบน FPGA สามารถโปรแกรมเช่นการประมวลสัญญาณ คุณจะต้องสามารถที่จะรวบรวมข้อมูล ( ซึ่งอาจเป็นอนาล็อก ) , แปลงได้อย่างถูกต้องเพื่อโดเมนดิจิทัล และได้ลงไปใน FPGA ที่ความเร็วที่คุ้มค่าของ FPGA มากคำนวณความสามารถระบุว่า 4 บริษัทที่อ้างว่ารุ่นล่าสุดของการออกแบบสามารถกระทืบข้อมูลอยู่ในขอบเขตของ 30 , นั่นหมายความว่าคุณต้องให้ข้อมูลในอัตราที่โดดเด่น อุปกรณ์อะนาล็อก

เป็นที่รู้จักกันดีสำหรับ ได้อย่างรวดเร็วและถูกต้องแปลง analog-to-digital ( adcs ) แปลงของพวกเขามักจะใช้ในการใช้งานที่มีประสิทธิภาพสูง เช่น การถ่ายภาพทางการแพทย์ อัลตร้าซาวน์ ,ทหารและการบินภาพถ่ายและภาพอุตสาหกรรม adcs เหล่านี้มีรายละเอียดที่น่าประทับใจและสามารถสร้างข้อมูลในราคาที่น่าทึ่ง ตัวอย่างเช่น บริษัท ได้ประกาศเพียงบิตคู่ , 14 , 250 megasample ต่อวินาที ( msps ) ซี - มุ่งเพียงประเภทของโปรแกรมที่เรากำลังพูดถึง ถ้าคุณทำคณิตศาสตร์เล็ก ๆน้อย ๆในรายละเอียดเหล่านั้นคุณจะทราบว่า ครัวของเราเป็น Cookin ' ขึ้นแพนเค้กมากมายอย่างรวดเร็ว แต่ปัญหาคือพวกเขาได้รับจากที่นั่นไปที่ตาราง บริษัทอุตสาหกรรม

ยาวได้รับการยอมรับว่าคุณต้องการขนาดใหญ่อย่างรวดเร็ว ท่อ เพื่อให้ได้ข้อมูลที่เข้าและออกจากการออกแบบที่รวดเร็วเป็นอุปกรณ์ที่สามารถประมวลผล นั่นเป็นเหตุผลที่เราได้พูดคุยเกี่ยวกับหลายพอร์ตอนุกรม ( นำมาใช้ใหม่ ) มาหลายปีแล้วปัญหาใหญ่ได้รับที่ adcs ส่วนใหญ่ไม่ได้มีสายขึ้นด้วยอินเทอร์เฟซแบบอนุกรมความเร็วสูง ดังนั้นการออกแบบและ adcs ไม่พูดภาษาโดยทั่วไปที่ใช้ประโยชน์จากแบนด์วิดธ์ที่นำมาใช้สามารถให้

โชคดีที่ไม่กี่ปีที่ผ่านมาซึ่งกันและกัน เห็นปัญหานี้และเปิดตัวชุดของมาตรฐานที่อนุญาตให้อุปกรณ์เช่น adcs เพื่อเชื่อมต่อกับการเชื่อมต่อในอุปกรณ์ เช่น นำมาใช้ในการออกแบบ .รุ่นแรก - ปี 2549 - jesd204 3.125 Gbps อินเตอร์เฟซให้นำมาใช้เพื่อแปลงข้อมูล รุ่นที่สองของมาตรฐาน - jesd204a 2008 - เพิ่มการสนับสนุนสำหรับเลนหลายเลนข้อมูลและประสาน ตอนนี้ สามรุ่น jesd204b - มาถึงสามการปรับปรุงสาขาใหม่ สูงกว่าอัตราสูงสุด เลน ( ถึง 12.5 Gbps ต่อช่อง ) สนับสนุน ( deterministic ,และการสนับสนุนสำหรับมอนิกรอบนาฬิกา อุปกรณ์อะนาล็อก

ได้ย้ายได้อย่างรวดเร็วเพื่อปล่อยอุปกรณ์ในมาตรฐานใหม่นี้ เขาได้ประกาศเพียงบิต ad9250 คู่ , 14 , 250msps ADC ที่สนับสนุนมาตรฐาน jesd204b . อุปกรณ์เหล่านี้บรรลุ 70.6dbfs สัญญาณต่อ 185mhz Ain และ 88dbc sfdr ที่ 185mhz ยัง . พวกเขาสนับสนุนช่วงการยืดหยุ่นจาก 14vp-p เพื่อ 2vp-p กับอนาล็อกอินพุตข้อมูลขึ้นบน . พวกเขาจะค่อนข้างประหยัดพลังงาน - ได้รับความจริงที่ว่าพวกเขากำลังผลักดันนำมาใช้อินเทอร์เฟซที่ 711mw รวมพลังงานที่ 250msps ( ทั้งช่อง ) อุปกรณ์ขับเคลื่อนโดย 1.8v อนาล็อก power supply , และพวกเขามีบนภายในอ้างอิงแรงดันไฟฟ้า

adcs ใหม่เหล่านี้สามารถปรับแต่งได้ ( L = 1 , S = 1 , F = 2M = 2 ) – 1 ข้อมูลเลนต่อ ADC ถึง 250msps ส่งผลให้อัตราข้อมูล 5gbps หรือ ( L = 1 , S = 1 , F = 4 , M = 2 ) –แบ่งเลนข้อมูลถึง 125msps ส่งผลให้อัตราข้อมูล 5gbps . ซึ่งหมายความว่าคุณสามารถนำมาใช้เพื่อสนับสนุนการรวมเลน Super รวดเร็วจาก ADC หรือคุณสามารถมัลติเพล็กซ์ข้อมูลเดียวเลนอย่างรวดเร็วเพื่อแบ่งปันผลผลิตจากหลาย adcs ช้าลงความยืดหยุ่นนี้จะช่วยให้ช่วงของการใช้ประโยชน์จากการเชื่อมต่อที่นำมาใช้เพื่อแปลงข้อมูลที่นำข้อดีของรูปแบบบอร์ดเป็นอย่างมากง่าย , ลดการใช้ขา IO อัตราข้อมูลที่สูงขึ้นและการออกแบบที่แข็งแกร่งมากขึ้น

ad9250 อุปกรณ์ที่มีอยู่ในขณะนี้ และจะเป็นประโยชน์กับทุกคนที่ใช้ระบบการออกแบบ FPGA สำหรับการใช้งาน เช่น อัลตราซาวด์มาตรฐานซึ่งกันและกัน ใช้ประโยชน์จากอุปกรณ์ใหม่ล่าสุดจาก บริษัท เช่นวงจรวงจร - กับรุ่นล่าสุดและนำมาใช้ในการเชื่อมต่อแบบความเร็วที่น่าทึ่งของพวกเขาและประสิทธิภาพ .

ถ้าคุณต้องการที่จะใช้หนึ่ง หรือลองออก

บริษัทกล่าวว่าแพลตฟอร์มการประเมินที่มีอยู่ตอนนี้และมีตัวเลือก FMC interposer บัตรที่จะช่วยให้คุณสามารถเชื่อมต่อคณะกรรมการประเมินผล เพื่อออกแบบวงจรบอร์ด บริษัทสนับสนุนการประเมินแพลตฟอร์มด้วย " วงจรจากแล็บ " ( พิสูจน์เข้า ADC สัญญาณและควบคุมเส้นทาง ) , รูปแบบพฤติกรรมและ adisim ไอบิส และการออกแบบ รวมทั้งการเชื่อมต่อเว็บตัวช่วยสร้าง , ตัวกรอง , OP แอมป์ และตอกบัตรโซลูชั่นบริษัท ยังมีรวยชุดแปลงเป็นศูนย์กลางโปรแกรมบันทึกในหัวข้อ เช่น นาฬิกา , เครือข่าย , กระวนกระวายใจผลข้อมูล และวิธีการทดสอบ

แน่นอน อุปกรณ์อนาล็อกไม่ได้หยุดที่นี่ด้วยการสนับสนุนซึ่งกันและกัน jesd204b เราคาดว่า บริษัท จะยังคงกลิ้งออกแปลงที่สนับสนุนมาตรฐานอาจจะอยู่ในลำดับของความสำคัญของการเพิ่มขีดความสามารถในการใช้พื้นที่ที่พวกเขาสนับสนุน นั่นหมายความว่าน้องวิ้งกี้จะไม่ได้รับ แป้งจี่รุ่นตลอดเวลาเร็ว ๆ นี้ ไปอย่างน่าเสียดาย แต่เราคิดว่าเค้าจะไม่เป็นอะไรกับแบบครัวตารางการเชื่อมต่อแล้ว