9.2 DESIGNING WITH THE TWO-PROCESS

9.2 DESIGNING WITH THE TWO-PROCESS PS/NS METHOD
Throughout this chapter, we will place our emphasis on designing complex state machines that
are driven by a clock—that is, synchronous or clock mode digital circuits. The two-process
PS/NS method is very versatile and can be used to design either simple or complex state
machines. When you use this method, you do not have to obtain the excitation equations and
draw the circuit. You simply use the method and let the VHDL software do the work. You can
always observe the circuit that is produced using either View RTL Schematic or View Technology
Schematic if you are using Xilinx software. Other software vendors have a similar option
to allow you to view the resulting schematic.
Figure 9.1 shows a circuit model for the two-process PS/NS method. The two-process
PS/NS method uses a behavioral design style with two processes. The first process is called
the synchronous process (sync_proc), and the second process is called the combinational process
(comb_proc). The synchronous process generates D flip-flops for the design, while the
combinational process decodes the next-state (NS) functions for the D flip-flop inputs and also
provides the flip-flop outputs as shown in Figure 9.1.
A SET, RST, or INIT input is not shown for the flip-flops in Figure 9.1, because this state
machine model may be designed with a SET input, a RST input, or INIT input—that is, the
required input is provided in the design specification.
The synchronous process generates the D flip-flops for the state machine design and the
following signals:
1. The present-state (PS) value after SET, RESET, or INITIALIZATION (a SET, RST, or INIT
input is not shown in Figure 9.1).
2. The present-state (PS) value after the next rising edge (or falling edge) of the clock—that is,
the value of the next state, or PS ,5 NS.
The combinational process generates the following signals:
1. The next-state (NS) value—that is, the decoded next state functions—based on the presentstate
(PS) value and the external inputs (EIs) via the cloud of combinational logic.
2. The flip-flop output values for Qs or Ys.
3. The Moore and Mealy output values (covered later).
The two-process PS/NS method requires less hardware understanding, but a more detailed
understanding of VHDL. The two-process PS/NS method is considered the preferred VHDL
coding style for complex state machine designs. By following this coding style, someone can
easily understand the code that you write, and you can understand someone else’s code.
Figure 9.2 shows a complex state machine named binary up/down counter (2 bits) with
an external

ผลลัพธ์ (ไทย) 1:

9.2 การออกแบบ ด้วยวิธีการกระบวนการสอง PS/NSตลอดบทนี้ เราจะวางของเราเน้นออกแบบซับซ้อนสถานะเครื่องที่ขับเคลื่อน โดยนาฬิกา — ที่ แบบซิงโครนัส หรือนาฬิกาวงจรดิจิตอลโหมด สองกระบวนการวิธี PS/NS อเนกประสงค์ และสามารถใช้ในการออกแบบเรียบง่าย หรือซับซ้อนรัฐเครื่องจักร เมื่อคุณใช้วิธีนี้ คุณไม่จำเป็นต้องหาสมการในการกระตุ้น และวาดวงจร คุณเพียงแค่ใช้วิธีการ และให้ซอฟต์แวร์ VHDL ที่ทำงาน คุณสามารถสังเกตวงจรที่ผลิตโดยใช้แผนผังวงจรซ้ายดูหรือดูเทคโนโลยี เสมอแผนผังตัวอย่างถ้าคุณกำลังใช้ซอฟต์แวร์ Xilinx ผู้จำหน่ายซอฟต์แวร์อื่น ๆ มีตัวคล้ายกันเพื่อให้คุณสามารถดูผลลัพธ์มันรูปที่ 9.1 แสดงแบบจำลองวงจรสำหรับวิธี PS/NS 2 กระบวนการ สองกระบวนการPS/NS วิธีใช้แบบพฤติกรรม ด้วยกระบวนการ 2 กระบวนการแรกคือกระบวนการซิงโครนัส (sync_proc), และกระบวนการสองคือกระบวนการในวงจร(comb_proc) รองเท้าแตะสำหรับ D สำหรับการออกแบบ สร้างกระบวนการซิงโครนัสในขณะกระบวนการของวงจรถอดรหัสฟังก์ชันสถานะถัดไป (NS) สำหรับอินพุตเครื่อง D และแสดงเครื่องหมายแสดงผลดังแสดงในรูปที่ 9.1ป้อนข้อมูลชุด RST หรือเริ่มต้นจะไม่แสดงในคอฟฟี่ช็อปในรูป 9.1 เนื่องจากรัฐนี้เครื่องรุ่นอาจออกแบบเข้าชุด ป้อนข้อมูล RST หรือป้อนข้อมูลเริ่มต้น — นั่นคือ การต้องป้อนข้อมูลในข้อมูลจำเพาะเกี่ยวกับการออกแบบรองเท้าแตะสำหรับ D สำหรับการออกแบบเครื่องจักรรัฐสร้างกระบวนการซิงโครนัสและสัญญาณต่อไปนี้:1.ค่าสถานะปัจจุบัน (PS) หลังจากชุด ใหม่ หรือเริ่มต้น (การตั้งค่า RST หรือเริ่มต้นป้อนข้อมูลไว้ในรูปที่ 9.1)2.ค่าสถานะปัจจุบัน (PS) หลังจากที่ขอบถัดไปเพิ่มขึ้น (หรือตกขอบ) ของนาฬิกา — นั่นคือค่าของสถานะถัดไป หรือ PS, 5 NSกระบวนการในวงจรสร้างสัญญาณต่อไปนี้:1.สถานะถัดไป (NS) ค่า — นั่นคือ การถอดรหัสต่อรัฐฟังก์ชัน — ตาม presentstate(PS) ค่าและอินพุตภายนอก (EIs) ผ่านเมฆของวงจรตรรกะ2.เครื่องแสดงผลค่า Qs หรือ Ys3.มัวร์และ Mealy ผลค่า (ครอบคลุมในภายหลัง)วิธี PS/NS 2 กระบวนการต้องทำความเข้าใจเกี่ยวกับฮาร์ดแวร์น้อย แต่ที่ละเอียดมากขึ้นความเข้าใจของ VHDL วิธี PS/NS 2 กระบวนการถือว่า VHDL ต้องกำหนดสไตล์การออกแบบเครื่องซับซ้อนรัฐ โดยลักษณะนี้รหัส ผู้สามารถง่าย ๆ เข้าใจโค้ดที่คุณเขียน และคุณสามารถเข้าใจคนอื่นของรหัสรูป 9.2 แสดงเครื่องซับซ้อนรัฐชื่อไบนารีขึ้น/ลงเคาน์เตอร์ (2 bits) ด้วยภายนอก

ผลลัพธ์ (ไทย) 2:

9.2 การออกแบบกับทั้งสองกระบวนการ PS / NS วิธี
ตลอดบทนี้เราจะให้ความสำคัญของเราในการออกแบบเครื่องของรัฐที่ซับซ้อนที่
จะขับเคลื่อนด้วยนาฬิกาที่มีโหมดการซิงโครหรือนาฬิกาวงจรดิจิตอล สองขั้นตอน
วิธี PS / NS หลากหลายมากและสามารถนำมาใช้ในการออกแบบทั้งรัฐเรียบง่ายหรือซับซ้อน
เครื่อง เมื่อคุณใช้วิธีนี้คุณไม่จำเป็นต้องได้รับการกระตุ้นสมและ
วาดวงจร คุณก็ใช้วิธีการและให้ซอฟต์แวร์ VHDL ทำงาน คุณสามารถ
เสมอสังเกตวงจรที่มีการผลิตโดยใช้ทั้งดู RTL แผนผังหรือดูเทคโนโลยี
แผนผังถ้าคุณกำลังใช้ซอฟแวร์ Xilinx ผู้ผลิตซอฟแวร์อื่น ๆ มีตัวเลือกที่คล้ายกัน
ที่จะช่วยให้คุณสามารถดูแผนผังผล.
รูปที่ 9.1 แสดงให้เห็นถึงรูปแบบวงจรสำหรับทั้งสองกระบวนการ PS / วิธี NS สองขั้นตอน
วิธี PS / NS ใช้สไตล์การออกแบบที่มีพฤติกรรมสองกระบวนการ ขั้นตอนแรกเรียกว่า
ขั้นตอนการซิงโคร (sync_proc) และขั้นตอนที่สองคือการที่เรียกว่ากระบวนการผสม
(comb_proc) ขั้นตอนการซิงโครสร้าง flip-flop D สำหรับการออกแบบในขณะที่
กระบวนการผสมถอดรหัสต่อไปรัฐ (NS) ฟังก์ชั่นสำหรับปัจจัยการผลิต D ปัดพลิกและยัง
มีเอาท์พุทปัดพลิกดังแสดงในรูป 9.1.
ตลาดหลักทรัพย์, RST หรือการป้อนข้อมูล INIT จะไม่แสดงสำหรับ flip-flop ในรูปที่ 9.1 เพราะรัฐนี้
รูปแบบเครื่องอาจจะถูกออกแบบให้มีการป้อนข้อมูลตลาดหลักทรัพย์อินพุต RST หรือ INIT ป้อนที่อยู่,
การป้อนข้อมูลที่จำเป็นที่ระบุไว้ในข้อกำหนดการออกแบบ
ขั้นตอนการซิงโครสร้าง flip-flop ดีสำหรับการออกแบบเครื่องของรัฐและ
การส่งสัญญาณต่อไปนี้:
1 ปัจจุบันรัฐ (PS) ค่าหลังจากที่ตลาดหลักทรัพย์ RESET หรือการเริ่มต้น (ตลาดหลักทรัพย์ RST หรือ INIT
การป้อนข้อมูลที่ไม่ได้แสดงในรูปที่ 9.1).
2 ปัจจุบันรัฐ (PS) ค่าหลังจากที่ขอบขาขึ้นต่อไป (หรือล้มขอบ) ของนาฬิกาที่เป็นที่
. ค่าของรัฐต่อไปหรือ PS, 5 NS
กระบวนการผสมสร้างสัญญาณต่อไปนี้:
1 รัฐต่อไป (NS) มูลค่าที่เป็นฟังก์ชั่นที่ใช้รัฐต่อไปถอดรหัสบน presentstate
(PS) มูลค่าและปัจจัยการผลิตจากภายนอก (EIS) ผ่านระบบคลาวด์ของตรรกะผสม.
2 ค่าที่ส่งออกปัดพลิกสำหรับ Qs หรือ Ys.
3 มัวร์และแป้งค่าเอาท์พุท (ครอบคลุมภายหลัง).
สองกระบวนการวิธี PS / NS ต้องใช้ความเข้าใจฮาร์ดแวร์น้อยลง แต่รายละเอียดเพิ่มเติม
ความเข้าใจใน VHDL สองขั้นตอนวิธี PS / NS ถือว่าเป็น VHDL ที่ต้องการ
รูปแบบการเขียนโปรแกรมสำหรับการออกแบบเครื่องของรัฐที่ซับซ้อน โดยต่อไปนี้รูปแบบการเข้ารหัสนี้คนที่สามารถ
เข้าใจได้ง่ายรหัสที่คุณเขียนและคุณสามารถเข้าใจคนอื่นของรหัส.
รูปที่ 9.2 แสดงให้เห็นว่าเครื่องของรัฐที่ซับซ้อนชื่อไบนารีขึ้น / ลงเคาน์เตอร์ (2 บิต) กับ
ภายนอก

ผลลัพธ์ (ไทย) 3:

9.2 การออกแบบกับ two-process PS / 2 วิธี
ตลอดบทนี้ เราจะให้ความสำคัญในการออกแบบเครื่องสภาพที่ซับซ้อน
จะขับเคลื่อนโดยนาฬิกาที่เป็นนาฬิกาดิจิตอลโหมด synchronous หรือวงจร สองขั้นตอน
PS / 2 เป็นวิธีที่หลากหลายมากและสามารถนำมาใช้ในการออกแบบให้เรียบง่ายหรือซับซ้อนเครื่องสภาพ

เมื่อคุณใช้วิธีนี้คุณไม่ต้องได้รับการกระตุ้นและสมการ
วาดวงจร คุณเพียง แต่ใช้วิธีให้ภาษาซอฟต์แวร์ทำงาน คุณสามารถ
หมั่นสังเกตวงจรที่ผลิตโดยใช้มุมมอง RTL แผนผังหรือมุมมองเทคโนโลยี
วงจรถ้าคุณใช้ซอฟต์แวร์วงจร . ผู้ขายซอฟต์แวร์อื่น ๆมีตัวเลือกที่คล้ายกัน
เพื่อให้คุณสามารถดูผลจร .
รูปที่ 91 แสดงวงจรแบบสองกระบวนการ PS / 2 วิธี สองขั้นตอน
PS / 2 ) ใช้รูปแบบการออกแบบพฤติกรรม ด้วยกระบวนการสอง ขั้นตอนแรกเรียกว่า
กระบวนการซิงโคร ( sync_proc ) และขั้นตอนที่สองเรียกว่ากระบวนการชนิด
( comb_proc ) กระบวนการแบบสร้าง D flops พลิกสำหรับการออกแบบ ในขณะที่
ถอดรหัสกระบวนการชนิดรัฐต่อไป ( NS ) ฟังก์ชันสำหรับดีฟลิปฟล็อปปัจจัยการผลิตและผลผลิต
ให้ฟลิปฟลอปดังแสดงในรูปที่ 9.1 .
ชุด แรก หรือเริ่มเข้าไม่แสดงสำหรับ flops พลิกในรูปก่อน เพราะรัฐ
เครื่องรุ่นอาจจะออกแบบให้มีชุดใส่แล้ว น่ะ การป้อนข้อมูล หรือเริ่มเข้านั่นคือ ต้องใส่ไว้ใน

รายละเอียดการออกแบบกระบวนการแบบสร้าง D flops พลิกสภาพเครื่องและการออกแบบสัญญาณ :

ต่อไปนี้ 1 . สภาพปัจจุบัน ( PS ) ค่าหลังจากการตั้งค่า , ตั้งค่า , หรือการเริ่มต้น ( ชุดแรกหรือ init
ขาเข้าไม่แสดงในรูปที่ 9.1 )
2 สภาพปัจจุบัน ( PS ) ค่าหน้าหลังขอบที่เพิ่มขึ้น ( หรือลดลงขอบของนาฬิกาคือ
ค่าของรัฐต่อไป หรือ PS , 5
2 .กระบวนการชนิดสร้างสัญญาณต่อไปนี้ :
1 รัฐต่อไป ( NS ) ค่านั่นคือ ถอดรหัสสถานะถัดไปฟังก์ชันตาม presentstate
( PS ) และคุณค่าจากภายนอก ( EIS ) ผ่านเมฆของวงจรเชิงผสม .
2 ผลผลิตฟลิปฟล็อปค่า QS หรือ YS .
3 มัวร์และค่าแป้งออก ( ครอบคลุมในภายหลัง ) .
ทั้งสองวิธีต้องใช้ความเข้าใจกระบวนการ PS / 2 ฮาร์ดแวร์น้อยลง แต่รายละเอียด
เพิ่มเติมความเข้าใจของภาษา . สองกระบวนการ PS / 2 ถือว่าเป็นวิธีที่ต้องการ VHDL
นะครับสภาพเครื่องสไตล์การออกแบบที่ซับซ้อน ตามนี้นะครับ สไตล์ ใครสามารถ
ได้อย่างง่ายดายเข้าใจโค้ดที่คุณเขียน และคุณสามารถเข้าใจรหัสของคนอื่น
รูปที่ 92 แสดงสถานะเครื่องที่ชื่อไบนารีขึ้น / ลงเคาน์เตอร์ ( 2 bits )
ภายนอก