Recent trends in high-speed system

Recent trends in high-speed system interconnect
concentrates on reducing the pin count, increasing the
overall throughput and decreasing complexity and cost.
By moving to a lower pin count, higher frequency
interconnect, the above requirements can be achieved but
at the loss of the multi-point interconnect ability. To
obtain the high data throughput while reducing the pin
count or data bus width, the clock frequency must be
increased. Increasing the clock frequency makes the
channel more sensitive to the capacitive loading effects,
including reflections, as would be experienced by adding
multiple drop nodes on the interconnect. Typical highspeed
low-pin count interconnect designs tend to
incorporate point-to-point arrangements in response to
the adverse loading effects at the higher frequencies.

ผลลัพธ์ (ไทย) 1:

แนวโน้มล่าสุดในความเร็วสูงเชื่อมต่อระหว่างกัน
ระบบมุ่งเน้นที่การลดนับขาเพิ่มขึ้น
ผ่านโดยรวมและลดความซับซ้อนและค่าใช้จ่าย.
โดยย้ายไปนับขาที่ต่ำกว่าความถี่สูง
เชื่อมต่อระหว่างความต้องการดังกล่าวจะสามารถประสบความสำเร็จ แต่
ที่ การสูญเสียความสามารถในการเชื่อมต่อระหว่างกันหลายจุด ไป
ได้รับการรับส่งข้อมูลสูงในขณะที่ลดขา
ความกว้างของบัสนับหรือข้อมูล,ความถี่สัญญาณนาฬิกาจะต้องเพิ่มขึ้น
เพิ่มความถี่นาฬิกาทำให้ช่อง
มีความไวต่อผลกระทบ loading capacitive
สะท้อนรวมทั้งตามที่จะมีประสบการณ์โดยการเพิ่มโหนดลดลง
หลายเชื่อมต่อระหว่างกัน โดยทั่วไปความเร็วสูง
ต่ำขาออกแบบที่เชื่อมต่อระหว่างกันมีแนวโน้มที่จะนับรวมการเตรียมการ
จากจุดหนึ่งไปยังอีกจุดหนึ่งในการตอบสนองต่อ
ผลกระทบที่ไม่พึงประสงค์โหลดที่ความถี่สูง

ผลลัพธ์ (ไทย) 2:

แนวโน้มล่าสุดในความเร็วสูงระบบ interconnect
เน้นลดนับขา เพิ่ม
ประมวลโดยรวมและลดความซับซ้อนและต้นทุน
ย้ายไปนับขาล่าง ความถี่สูง
เชื่อม ข้างต้นสามารถบรรลุความต้องการ แต่
ขาดทุนหลายจุดสามารถเชื่อมได้ การ
รับอัตราความเร็วข้อมูลสูงลด pin
นับจำนวนหรือข้อมูลรถกว้าง ความถี่นาฬิกาต้อง
เพิ่มขึ้น ทำให้เพิ่มความถี่ของนาฬิกา
อ่อนไหวมากกับลักษณะควบคุมการโหลด ช่อง
รวมถึงสะท้อน จะมีประสบการณ์เพิ่ม
โหนหล่นหลาย interconnect ปกติอินเตอร์
ออกแบบ interconnect นับขาต่ำมักจะ
รวมจัดแบบจุดต่อจุดเพื่อตอบสนอง
ผลร้ายโหลดที่ความถี่สูง

ผลลัพธ์ (ไทย) 3:

แนวโน้มที่ผ่านมาไม่นานนี้ในระบบความเร็วสูงเชื่อมต่อ
ย่ำแย่ในการลดจำนวนพินที่เพิ่มขึ้นนับ
ซึ่งจะช่วยเพิ่มความเร็วในการถ่ายโอนข้อมูลโดยรวมและการลดค่าใช้จ่ายและความซับซ้อน.
โดยการย้ายไปยัง PIN ด้านล่างที่ความถี่สูงกว่า
ซึ่งจะช่วยเชื่อมต่อระหว่างข้อกำหนดข้างต้นที่สามารถทำได้แต่
ซึ่งจะช่วยในการสูญเสียแบบหลายจุดที่เชื่อมต่อความสามารถ
ซึ่งจะช่วยให้ได้รับการถ่ายโอนข้อมูลจำนวนมากในขณะที่การลดความกว้างของ PIN
จำนวนหรือบัสข้อมูลความถี่สัญญาณนาฬิกาจะต้อง
ซึ่งจะช่วยเพิ่มขึ้น การเพิ่มความเร็วสัญญาณนาฬิกาที่ส่งผลกระทบทำให้การโหลดมากขึ้นที่สำคัญในการโหลดตัวเหนี่ยวนำให้

รวมถึงช่องที่สะท้อนการอย่างที่จะมีประสบการณ์โดยการเพิ่ม
โหนดดรอปดาวน์หลายตัวบนที่เชื่อมต่อกัน. การออกแบบตามแบบความเร็วสูง
ต่ำ - pin จำนวน
ซึ่งจะช่วยเชื่อมต่อมีแนวโน้มที่จะมีการจัดการแบบจุดต่อจุดในการตอบสนองในการตอบแทน
ผลการโหลดหลายฝ่ายที่ความถี่สูงกว่านี้.