This paper focuses on the design an

This paper focuses on the design and analysis of a versatile Field Programmable Gate Array (FPGA) hardware for the Skein hashing algorithm. A single design capable of processing individual messages sequentially, multiple messages using pipelined architecture, or executing Skein's tree hashing mode using the same pipelined architecture was developed for the Skein-256 version of the algorithm. Emphasis was placed on efficient use of FPGA resources and detailed performance analysis of pipelined tree hashing. The design is compared with current sequential and tree hashing FPGA implementations. The post place-and-route results show that our design achieves a maximum throughput of 1.4Gbps in sequential mode, 6.6Gbps in multiple message mode, and 6.6Gbps in tree hashing mode on a Virtex-5 FPGA and 1.5Gbps, 7.7Gbps, and 7.7Gbps on a Virtex-6 respectively.

ผลลัพธ์ (ไทย) 1:

บทความนี้มุ่งเน้นไปที่การออกแบบและการวิเคราะห์ข้อมูลแถวประตูอเนกประสงค์โปรแกรมฮาร์ดแวร์ (FPGA) สำหรับขั้นตอนวิธี hashing เข็ด การออกแบบเดียวที่มีความสามารถของการประมวลผลข้อความแต่ละข้อความลำดับข้อความต่างๆโดยใช้สถาปัตยกรรมไปป์ไลน์หรือการดำเนินงานโหมดคร่ำเครียดเข็ดของต้นไม้โดยใช้สถาปัตยกรรมไปป์ไลน์เดียวกันได้รับการพัฒนาสำหรับเข็ด-256 รุ่นของอัลกอริทึมเน้นถูกวางลงบนการใช้ทรัพยากรอย่างมีประสิทธิภาพ FPGA และการวิเคราะห์ผลการดำเนินงานในรายละเอียดของคร่ำเครียดต้นไม้ไปป์ไลน์ การออกแบบจะเทียบกับปัจจุบันการใช้งานที่ต่อเนื่องและต้นไม้ hashing FPGA ผลสถานที่และเส้นทางการโพสต์แสดงให้เห็นว่าการออกแบบของเรามีความสามารถสูงสุดของ 1.4gbps ในโหมดลำดับ 6.6gbps ในโหมดข้อความหลายและ 66Gbps ในโหมดคร่ำเครียดต้นไม้ Virtex-5 FPGA และ 1.5Gbps, 7.7gbps และ 7.7gbps เมื่อ Virtex-6 ตามลำดับ

ผลลัพธ์ (ไทย) 2:

เอกสารนี้มุ่งเน้นในการออกแบบและวิเคราะห์ฮาร์ดแวร์ฟิลด์โปรแกรมเกเรย์ (FPGA) เอนกประสงค์สำหรับอัลกอริทึม hashing Skein เดียวแบบความสามารถในการประมวลผลแต่ละข้อความตามลำดับ ข้อความหลายใช้ pipelined สถาปัตยกรรม หรือดำเนินการตามแผนภูมิของ Skein hashing โหมดใช้เหมือนสถาปัตยกรรม pipelined ถูกพัฒนารุ่น Skein 256 ของอัลกอริทึมการ เน้นถูกไว้ใช้งาน FPGA และการวิเคราะห์รายละเอียดประสิทธิภาพ hashing pipelined ทรี แบบเปรียบเทียบกับปัจจุบันตามลำดับและการใช้งาน FPGA hashing ทรี ผลเส้นทางลงแสดงว่า การออกแบบของเราได้รับอัตราความเร็วสูงสุดของ 1.4Gbps ในโหมดต่อเนื่อง 6.6Gbps ในหลายโหมดข้อความ และ 66Gbps ใน hashing โหมดบน FPGA Virtex-5 และ 1.5Gbps, 7.7Gbps และ 7.7Gbps ใน Virtex-6 ตามลำดับ

ผลลัพธ์ (ไทย) 3:

เอกสารนี้จะเน้นไปที่การออกแบบและการวิเคราะห์ที่ใช้งานได้อเนกประสงค์ฟิลด์ของฮาร์ดแวร์ที่ตั้งโปรแกรมได้ประตู Array (การสร้าง FPGA และ PLD )สำหรับอัลกอริธึมแบบ Hashing ด้ายที่ การออกแบบแบบเดี่ยวที่มีความสามารถในการประมวลผลแต่ละข้อความตามลำดับหลายข้อความโดยใช้สถาปัตยกรรม Hyper Pipelined หรือการเรียกใช้โหมดทรียุ่งเหยิงของด้าย Hyper Pipelined เดียวกันโดยใช้สถาปัตยกรรมที่ได้รับการพัฒนาขึ้นสำหรับรุ่น - 256 ได้ด้ายที่อัลกอริธึมที่.การเน้นย้ำถึงถูกวางไว้ที่การใช้อย่างมี ประสิทธิภาพ ในการวิเคราะห์การสร้าง FPGA และ PLD ทรัพยากรและ ประสิทธิภาพ โดยละเอียดของทรี Hyper Pipelined ยุ่งเหยิง การออกแบบที่ได้รับเมื่อเทียบกับทรีและแบบต่อเนื่องเป็นลำดับในปัจจุบันสร้างรูปแบบการปรับใช้งานการสร้าง FPGA และ PLD ผลการค้นหาสถานที่และเส้นทางที่ทำการไปรษณีย์ที่แสดงให้เห็นว่าการออกแบบของเราบรรลุความเร็วในการถ่ายโอนข้อมูลสูงสุดที่ 1.4 Gbps ในโหมดแบบต่อเนื่องเป็นลำดับ 6.6 Gbps ในโหมดข้อความหลายรายการและ 66 Gbps ในโหมดทรีแบบ Hashing บน virtex 5 การสร้าง FPGA และ PLD และ 1.5 Gbps 7.7 Gbps และ 7.7 Gbps ใน virtex ที่ - 6 ตามลำดับ.