Figure 8 shows write and total DRAM

Figure 8 shows write and total DRAM traffic results of SDS for the write-back cache with x8 DRAM chips. We use DRAM chip access per request metric to describe how many chip accesses are removed per memory request. For instance, if four chips out of eight chips are not involved in a write request, we assume that 50% of write traffic is reduced. Since SDS removes only unnecessary write traffic, read traffic is not reduced. With SDS, write traffic is reduced by up to 70% and average 35%. Total traffic including both read and write traffics is reduced by up to 38% and average 16%. Because unmodified data are tracked at finer granularity in the x4 organization than the x8 organization, average 5% more write traffic is reduced. For the write-through cache with the x8 and x4 organizations, average write traffic reductions are 37.5% and 43%, respectively

ผลลัพธ์ (ไทย) 1:

รูปที่ 8 แสดงให้เห็นว่าการเขียนและผลการจราจร DRAM รวมของ SDS สำหรับแคชเขียนกลับมาพร้อมกับชิป DRAM x8 เราใช้การเข้าถึงชิป DRAM ขอต่อตัวชี้วัดที่จะอธิบายหลายวิธีที่เข้าถึงชิปจะถูกลบออกต่อการร้องขอหน่วยความจำ ตัวอย่างเช่นหากสี่ชิปจากแปดชิปจะไม่ได้มีส่วนเกี่ยวข้องในการร้องขอการเขียนเราคิดว่า 50% ของการจราจรที่เขียนจะลดลง ตั้งแต่ SDS เอาการจราจรเท่านั้นเขียนที่ไม่จำเป็นอ่านการจราจรจะไม่ลดลง ระบบ SDS, การจราจรเขียนจะลดลงได้ถึง 70% และค่าเฉลี่ย 35% การจราจรรวมทั้งการอ่านและเขียนการจราจรจะลดลงได้ถึง 38% และค่าเฉลี่ย 16% เพราะข้อมูลยังไม่แปรที่มีการติดตามอาการเป็นเมล็ดปลีกย่อยในองค์กร x4 กว่า x8 องค์กร, การจราจรเฉลี่ยเขียนขึ้น 5% จะลดลง สำหรับแคชการเขียนผ่านกับ x8 และองค์กร x4,การลดลงของอัตราการเข้าชมการเขียนเฉลี่ย 37.5% และ 43% ตามลำดับ

ผลลัพธ์ (ไทย) 2:

รูปที่ 8 แสดงเขียนและ DRAM จราจรผลลัพธ์รวมของ SDS สำหรับแคเขียนย้อนกับ x 8 ชิป DRAM เราใช้เข้าชิป DRAM ต่อวัดคำอธิบายจำนวนชิหาจะถูกเอาออกสำหรับการร้องขอหน่วยความจำ ตัวอย่าง ถ้าไม่มีเศษสี่จากชิปแปดในคำเขียน เราสมมติว่า ลด 50% ของปริมาณการใช้เขียน เนื่องจาก SDS เอาเท่านั้นไม่จำเป็นเขียนจราจร อ่านจราจรจะลดลงไม่ กับ SDS เขียนจราจรจะลดลงถึง 70% และ 35% โดยเฉลี่ย เข้าชมทั้งหมดรวมทั้งอ่าน และเขียน traffics จะลดลงถึง 38% และเฉลี่ย 16% เนื่องจากมีติดตามข้อมูล unmodified ที่ส่วนประกอบปลีกย่อยใน x 4 องค์กรกว่า x 8 องค์กร จราจรเขียน 5% เฉลี่ยจะลดลง การเขียนผ่านแคกับองค์กร x 8 และ x 4 ลดปริมาณการใช้เฉลี่ยเขียนมีการ 37.5% และ 43% ตามลำดับ

ผลลัพธ์ (ไทย) 3:

รูปที่ 8 แสดงแคชการเขียนและการจราจรรวม DRAM ผลของเซิร์ฟเวอร์ SDS สำหรับ write - Back ที่มีชิป DRAM x 8 เราใช้การเข้าใช้ชิป DRAM ต่อคำขอเมตริกเพื่ออธิบายถึงวิธีการเข้าใช้ชิปจำนวนมากจะถูกลบออกเมื่อมีการร้องขอหน่วยความจำ ตัวอย่างเช่นหากสี่มันฝรั่งทอดออกมาจากแปดมันฝรั่งทอดไม่ได้มีส่วนเกี่ยวข้องในการเขียนคำขอที่เราคาดว่า 50% ของการเขียนการจราจรจะลดลง เนื่องจากเซิร์ฟเวอร์ SDS ลบไม่จำเป็นออกไปเพียงเขียนการจราจรการจราจรอ่านไม่ได้ลดลง พร้อมด้วยเซิร์ฟเวอร์ SDS เขียนการจราจรจะลดลงได้ถึง 70% และ 35% โดยเฉลี่ย การจราจรติดขัดรวมทั้งอ่านและเขียนผลทั้งสองจะลดลงได้ถึง 38% และ 16% โดยเฉลี่ย เนื่องจากข้อมูลไม่แน่นอนจะถูกติดตามที่ย่อยในองค์กร x 4 กว่าองค์กร x 8 ที่การจราจรเฉลี่ย 5% มากกว่าเขียนจะลดลง สำหรับแคชเขียนผ่านพร้อมด้วยองค์กร x 8 และ x 4โดยเฉลี่ยแล้วเขียนการจราจรลดลงเป็น 37.5% และ 43% ตามลำดับ
ตามมาตรฐาน