Placement and routing of 64-bit PCI

Placement and routing of 64-bit PCI bus is done at 130nm
technology using SoC Encounter tool version 9.1. The
timing reports at each and every step of the design are
observed and if any violations they are removed and from
the reports finally the setup slack is 0.022ns and the hold
slack is 0.104ns. The density of the design is finally reported
as 25.825%. The increase in density of the design at each
and every step is mainly because of the increment in net
lengths ,upsizing of the cells, addition of buffers.The voltage
of operation is 1.8v. The power consumption of the chip
level PCI bus is 120mW and the total area is 1422162.9μm2.

ผลลัพธ์ (ไทย) 1:

การจัดวางและการกำหนดเส้นทางของบัส PCI 64-bit โดย 130nmเทคโนโลยีที่ใช้เครื่องมือพบ SoC รุ่น 9.1 การมีรายงานเกี่ยวกับเวลาในทุกขั้นตอนของการออกแบบสังเกต และหากการละเมิดใด ๆ ที่พวกเขาจะถูกเอาออก และจากรายงานสุดท้าย หย่อนตั้งค่าเป็น 0.022ns และการระงับหย่อน 0.104ns ได้ ความหนาแน่นของการออกแบบที่มีรายงานในที่สุด% 25.825 การเพิ่มขึ้นของความหนาแน่นของการออกแบบในแต่ละและทุกขั้นตอนเป็นส่วนใหญ่เนื่องจากการเพิ่มขึ้นของมูลค่าสุทธิความยาว ฐานของเซลล์ เพิ่มบัฟเฟอร์ แรงดันไฟฟ้าการดำเนินงานเป็น 1.8 v การใช้พลังงานของชิบัส PCI ระดับคือ 120mW และมี 1422162.9μm2

ผลลัพธ์ (ไทย) 2:

การจัดตำแหน่งและการกำหนดเส้นทางของรถบัส PCI 64 บิตจะทำที่ 130nm
เทคโนโลยีการใช้เครื่องมือ SoC พบรุ่น 9.1
รายงานระยะเวลาที่แต่ละคนและขั้นตอนของการออกแบบทุกคนจะเป็น
ที่สังเกตและหากการละเมิดใดที่พวกเขาจะถูกลบและจาก
รายงานในที่สุดก็หย่อนการติดตั้ง 0.022ns ค้างไว้
หย่อนเป็น 0.104ns ความหนาแน่นของการออกแบบจะมีการรายงานในที่สุดก็
เป็น 25.825% การเพิ่มขึ้นของความหนาแน่นของการออกแบบที่แต่ละ
คนและทุกขั้นตอนเป็นส่วนใหญ่เนื่องจากการเพิ่มขึ้นในสุทธิ
ยาว Upsizing ของเซลล์นอกเหนือจากแรงดันไฟฟ้า buffers.The
ของการดำเนินงานเป็น 1.8V การใช้พลังงานของชิป
รถบัสระดับ PCI จะ 120MW และรวมเป็นพื้นที่1422162.9μm2