In this paper, we propose a novel p

In this paper, we propose a novel partially parallel LDPC decoder for the CMMB standard. The CMMB standard has the codeword of 9216 bits and supports two code rates: (1) rate 1/2 (3, 6) regular LDPC codes and (2) rate 3/4 (3, 12) regular LDPC codes. The proposed architecture has a reconfigurable structure to support both rates using a single set of reconfigurable modules. To understand the additional overhead caused by the reconfigurable architecture, Table IV shows the size comparison between our reconfigurable decoder and the one for a single-rate support. It is true that our reconfigurable module is bigger and slower than the LDPC which supports a single data rate. But it’s much smaller than the LDPC decoder which may have two separate sets of hardware blocks to support two data rates. All the results were obtained after we synthesized all the designs using Synopsys’ Design Compiler using Chartered 0.18μm 5-Metal CMOS cell library.

ผลลัพธ์ (ไทย) 1:

ในเอกสารนี้ เราเสนอนวนิยายถอดรหัส LDPC ขนานบางส่วนสำหรับมาตรฐาน CMMB มาตรฐาน CMMB มี codeword ของบิต 9216 และสนับสนุนสองรหัสราคาพิเศษ: (1) อัตรา 1/2 (3, 6) รหัส LDPC ปกติและ (2) 3/4 (3, 12) อัตรารหัส LDPC ปกติ สถาปัตยกรรมเสนอโครงสร้าง reconfigurable สนับสนุนราคาทั้งสองโดยใช้โมดูล reconfigurable ชุดเดียวได้ เข้าใจค่าใช้จ่ายเพิ่มเติมในเกิดจากสถาปัตยกรรม reconfigurable, IV ตารางแสดงการเปรียบเทียบขนาดระหว่างตัวถอดรหัสของเรา reconfigurable และหนึ่งสำหรับการสนับสนุนอัตราเดียว มันเป็นความจริงว่าโมดูล reconfigurable ของเราใหญ่กว่า และช้ากว่า LDPC ซึ่งสนับสนุนอัตราข้อมูลเดียวกัน แต่มีขนาดเล็กกว่าตัวถอดรหัส LDPC ที่อาจมีสองชุดที่แยกต่างหากของบล็อกฮาร์ดแวร์เพื่อสนับสนุนอัตราข้อมูลสอง ผลลัพธ์ทั้งหมดที่ได้รับหลังจากที่เราสังเคราะห์ออกแบบโดยใช้ Synopsys การออกแบบคอมไพเลอร์ใช้ดชาร์ 0.18μm โลหะ 5 CMOS เซลล์ไลบรารีทั้งหมด

ผลลัพธ์ (ไทย) 2:

ในบทความนี้เรานำเสนอนวนิยายบางส่วนถอดรหัส LDPC ขนานสำหรับมาตรฐาน CMMB มาตรฐาน CMMB มี codeword ของ 9216 บิตและสนับสนุนสองอัตรารหัส: (1) อัตรา 1/2 (3, 6) รหัส LDPC ปกติและ (2) อัตรา 3/4 (3, 12) รหัส LDPC ปกติ สถาปัตยกรรมที่นำเสนอมีโครงสร้าง reconfigurable ให้การสนับสนุนทั้งสองอัตราการใช้ชุดเดียวของโมดูล reconfigurable เพื่อให้เข้าใจถึงค่าใช้จ่ายเพิ่มเติมที่เกิดจากสถาปัตยกรรม reconfigurable ตาราง IV แสดงการเปรียบเทียบขนาดระหว่างถอดรหัส reconfigurable ของเราและหนึ่งสำหรับการสนับสนุนอัตราเดียว มันเป็นความจริงที่โมดูล reconfigurable ของเราคือการที่ใหญ่กว่าและช้ากว่า LDPC ที่รองรับอัตราการส่งข้อมูลเดียว แต่มันก็มีขนาดเล็กกว่าถอดรหัส LDPC ที่อาจมีสองชุดแยกต่างหากจากบล็อกฮาร์ดแวร์เพื่อสนับสนุนทั้งสองอัตราการส่งข้อมูล ผลทั้งหมดที่ได้รับหลังจากที่เราสังเคราะห์การออกแบบทั้งหมดที่ใช้ Synopsys 'ออกแบบโดยใช้คอมไพเลอร์ชาร์เตอร์ด0.18μm 5 โลหะห้องสมุดเซลล์ CMOS

ผลลัพธ์ (ไทย) 3:

ในกระดาษนี้เราเสนอนวนิยายบางส่วนขนาน LDPC ถอดรหัสสำหรับมาตรฐานบริการแรกของโลก มาตรฐานบริการมี codeword ของฝ่ายบิตและสนับสนุนทั้งสองรหัส ราคา ( 1 ) อัตรา 1 / 2 ( 3 , 6 ) ปกติ LDPC รหัส ( 2 ) อัตรา 3 / 4 ( 3 , 12 ) รหัส LDPC ปกติ เสนอสถาปัตยกรรมมีโครงสร้างเพื่อสนับสนุน Reconfigurable อัตราการใช้ชุดเดียวของโมดูล Reconfigurable .เพื่อให้เข้าใจเพิ่มเติมค่าใช้จ่ายที่เกิดจากสถาปัตยกรรม Reconfigurable ตารางที่ 4 แสดงขนาดเปรียบเทียบระหว่างถอดรหัส Reconfigurable ของเราและหนึ่งสำหรับสนับสนุนอัตราเดียว มันเป็นความจริงว่าโมดูล Reconfigurable ของเรามีขนาดใหญ่กว่าและช้ากว่า LDPC ซึ่งสนับสนุนอัตราข้อมูลเดียวแต่มันมีขนาดเล็กกว่า LDPC ถอดรหัสซึ่งอาจจะมีสองชุดแยกของบล็อกฮาร์ดแวร์เพื่อสนับสนุนข้อมูล 2 อัตรา ผลที่ได้รับหลังจากเราสังเคราะห์ทุกการออกแบบโดยใช้คอมไพเลอร์ออกแบบ SYNOPSYS ' ใช้ชาร์เตอร์ 0.18 μ M 5-metal เซลล์ CMOS ห้องสมุด