A. ASIC Technology The advancement

A. ASIC Technology
The advancement of large-scale integration process has resulted in two major ASIC technologies, CMOS and BiCMOS, that have attained feature sizes of 0.5 pm. With CMOS process, it is possible to manufacture ASIC devices with 250000 gates or higher (one gate is generally defined as a single NAND gate). On the other hand, BiCMCIS gate arrays (containing bipolar and CMOS devices) will offer greater operating speed at the expense of a more complex process and lower densities.
- CMOS ASIC’s are offered as standard cells and gate arrays technologies. With standard cells, processor cores can be integrated with different memory blocks and logic modules, providing great flexibility. However, the prototyping cost is much higher. On the other hand, with CMOS gate arrays (sea of gates technology), memory blocks and logic functions can be designed. Several CMOS gate arrays are offered with a fixed number of available gates and I/Cl buffers and processor cores. A 0.8-pm CMOS ASIC can contain up to 250000 gates. With 0.5-pm CMOS process it is now possible to pack up to 600000 usable gates in a single device.
- BiCMOS ASIC’s combine CMOS transistors and bipolar transistors using sea of gates technology. The operating frequency of BiCMOS devices is relatively high (100 MHz) because of the drive capacity of bipolar transistors. However, the density is lower, for example a 0.8-pm, BiCMOS ASIC can contain only up to 150 000 gates. With 0.5-pm BiCMOS technology, it is possible to obtain IC’s having up to 300000 usable gates.
- Mixed-signal ASIC’s (containing both digital and analog components on the same chip) are recently offered by several chip suppliers providing more possibilities for integration of complex systems. These chip-level systems can implement combined analog/digital designs that formerly required board-level solutions. Analog cells include operational amplifiers, comparators, D/A and AD converters, sample-and-hold, volt- age references, and RC active filters. Logic cells include gates, counters, registers, microsequencer, PLA (programmable logic array), RAM, and ROM. Interface cells include 8- and 16-bit parallel I/O ports as well as synchronous serial ports and UART’s (univer-sal asynchronous receiver-transmitter).
RISC and DSP cores are now offered as megacells by several chip suppliers permitting the design of customize dadvanced processors using an ASIC design methodology. Building blocks such as DSP cores,
- RISC cores, memory, and logic modules can be integrated on a single chip by the user using advanced CAD (Computer-Aided Design) tools. As an example, Texas Instruments Inc. offers DSP cores in the Clx, C~X, C~X, and C5x families as ASIC core cells. Each core is a library cell including a schematic symbol, a timing simulation model for the simulation engine, chip layout files, and a set of test pattems.

ผลลัพธ์ (ไทย) 1:

A. เทคโนโลยี ASIC ความก้าวหน้าของกระบวนการรวม large-scale มีผลในสองหลัก ASIC เทคโนโลยี CMOS และ BiCMOS ที่ได้บรรลุคุณลักษณะขนาด 0 เวลา 17.00 น. กระบวนการ CMOS จึงเป็นไปได้ที่จะผลิตอุปกรณ์ ASIC กับประตู 250000 หรือสูงกว่า (ประตูหนึ่งโดยทั่วไปกำหนดไว้เป็นประตู NAND เดียว) บนมืออื่น ๆ เรย์เก BiCMCIS (ประกอบด้วยไฟที่ไบโพลาร์และอุปกรณ์ CMOS) จะมีความเร็วในการปฏิบัติงานมากกว่าค่าใช้จ่ายของกระบวนการที่ซับซ้อนและความหนาแน่นต่ำ-ด้าม CMOS ASIC เป็นเซลล์มาตรฐานและเทคโนโลยีอาร์เรย์เก เซลล์มาตรฐาน แกนตัวประมวลผลสามารถรวมเข้ากับบล็อกหน่วยความจำต่าง ๆ และโมดูตรรกะ การให้ความยืดหยุ่นที่ดี อย่างไรก็ตาม ต้นแบบต้นทุนจะสูง บนมืออื่น ๆ กับ CMOS เกอาร์เรย์ชุดบล็อก (ซีเทคโนโลยีประตู), หน่วยความจำ และฟังก์ชันตรรกะสามารถออกแบบ อาร์เรย์เก CMOS หลายด้ามมีประตูและจำนวน / Cl บัฟเฟอร์และแกนตัวประมวลผล เป็น 0.8 -น. CMOS ASIC นั้นประตูถึง 250000 กับ 0.5 -น.ประมวลผล CMOS มันได้ตอนนี้แพ็คประตูได้ถึง 600000 ในอุปกรณ์เดียว -BiCMOS ASIC รวม CMOS transistors และไฟที่ไบโพลาร์ transistors ใช้ทะเลเทคโนโลยีประตู มีความถี่ปฏิบัติ BiCMOS อุปกรณ์ค่อนข้างสูง (100 MHz) เนื่องจากกำลังขับรถของไฟที่ไบโพลาร์ transistors อย่างไรก็ตาม ความหนาแน่นจะต่ำลง เช่น เป็น 0.8 -น. BiCMOS ASIC สามารถประกอบด้วยประตูเฉพาะถึง 150 000 น. 0.5 BiCMOS เทคโนโลยี จะได้รับของ IC มีประตูได้ถึง 300000 -ล่าสุดด้าม ASIC สัญญาณผสมของ (ประกอบด้วยทั้งดิจิตอล และอนาล็อกคอมโพเนนต์บนชิพเดียวกัน) หลายชิเออร์ให้ไปสำหรับการรวมระบบที่ซับซ้อน ระบบชิพระดับเหล่านี้สามารถใช้ออกแบบอะนาล็อก/ดิจิตอลรวมที่เดิม ต้องการโซลูชั่นระดับคณะ เซลล์แบบแอนะล็อกรวมถึงเครื่องขยายเสียงการดำเนินงาน comparators การ D/แปลง และ AD ตัวอย่าง และถือ อ้างอิงโวลต์อายุ และตัวกรองที่ใช้งานอยู่ใน RC เซลล์ตรรกะรวมประตู เคาน์เตอร์ ทะเบียน microsequencer ปลา (แถวลำดับตรรกะโปรแกรม), RAM และอินเตอร์ เฟซ ROM. เซลล์รวม 8 และ 16-บิตพอร์ต I/O แบบขนานเช่นเดียวกับพอร์ตอนุกรมแบบซิงโครนัส และ UART ของ (univer-แซลแบบอะซิงโครนัสรับส่ง) ตอนนี้ด้ามแกน RISC และ DSP เป็น megacells ชิเออร์หลายที่เอื้ออำนวยการออกแบบกำหนดเอง dadvanced ตัวประมวลผลที่ใช้วิธีการออกแบบ ASIC สร้างบล็อกเช่น DSP แกน -แกน RISC หน่วยความจำ และโมดูตรรกะสามารถรวมในการชิผู้ใช้เครื่องมือ CAD (Computer-Aided ออกขั้นสูง เป็นตัวอย่าง Inc. เครื่องมือเท็กซัสมี DSP แกนในฟิก C ~ X, C ~ X และครอบครัว C5x เป็นเซลล์หลัก ASIC แต่ละหลักคือ เซลล์ไลบรารีรวมทั้งสัญลักษณ์แผนผังตัวอย่าง แบบจำลองการกำหนดเวลาสำหรับโปรแกรมจำลอง แฟ้มรูปชิป และชุดทดสอบ pattems

ผลลัพธ์ (ไทย) 2:

A. ASIC เทคโนโลยี
ความก้าวหน้าของกระบวนการบูรณาการขนาดใหญ่ที่มีผลในสองเทคโนโลยี ASIC ที่สำคัญ CMOS และ BiCMOS ที่ได้บรรลุขนาดคุณสมบัติของ 12:05 ด้วยกระบวนการ CMOS ก็เป็นไปได้ในการผลิตอุปกรณ์ที่มีซิก 250000 ประตูหรือสูงกว่า (หนึ่งในประตูที่ถูกกำหนดโดยทั่วไปเป็นประตูเดียว NAND) ในทางตรงกันข้าม, BiCMCIS อาร์เรย์ประตู (ที่มีสองขั้วและอุปกรณ์ CMOS) จะให้ความเร็วในการทำงานมากขึ้นค่าใช้จ่ายของกระบวนการที่ซับซ้อนมากขึ้นและมีความหนาแน่นต่ำ.
- CMOS ของ ASIC มีการเสนอเป็นเซลล์มาตรฐานและเทคโนโลยีอาร์เรย์ประตู กับเซลล์มาตรฐานแกนประมวลผลที่สามารถบูรณาการกับหน่วยความจำที่แตกต่างกันบล็อกและโมดูลตรรกะให้มีความยืดหยุ่นที่ดี แต่ค่าใช้จ่ายการสร้างต้นแบบเพิ่มสูงขึ้นมาก บนมืออื่น ๆ ที่มี CMOS อาร์เรย์ประตู (ทะเลของเทคโนโลยีประตู), บล็อกหน่วยความจำและฟังก์ชันตรรกะสามารถออกแบบ CMOS หลายอาร์เรย์ประตูมีให้กับจำนวนคงที่ของประตูที่มีอยู่และ I / บัฟเฟอร์ Cl และแกนประมวลผล 0.8 น CMOS ASIC สามารถมีได้ถึง 250,000 ประตู 0.5-นกระบวนการ CMOS มันเป็นไปได้ในขณะนี้ที่จะแพ็คได้ถึง 600,000 ประตูสามารถใช้งานได้ในเครื่องเดียว.
- BiCMOS ASIC รวมของทรานซิสเตอร์ CMOS และทรานซิสเตอร์สองขั้วโดยใช้น้ำทะเลจากประตูเทคโนโลยี ความถี่ในการดำเนินงานของอุปกรณ์ BiCMOS ค่อนข้างสูง (100 MHz) เพราะไดรฟ์ความจุของทรานซิสเตอร์สองขั้ว แต่มีความหนาแน่นต่ำเช่น 0.8 น BiCMOS ASIC สามารถมีเพียงไม่เกิน 150 000 ประตู 0.5-นเทคโนโลยี BiCMOS ก็เป็นไปได้ที่จะได้รับไอซีมีถึง 300,000 ประตูสามารถใช้งานได้.
- ผสมสัญญาณ ASIC (ที่มีทั้งชิ้นส่วนแบบดิจิตอลและอนาล็อกบนชิปเดียวกัน) มีให้บริการเร็ว ๆ นี้โดยผู้ผลิตชิปหลายให้ความเป็นไปได้มากขึ้นสำหรับการรวมกลุ่มของ ระบบที่ซับซ้อน ระบบชิประดับเหล่านี้สามารถใช้ร่วมกันอนาล็อก / ดิจิตอลที่ออกแบบเดิมต้องแก้ปัญหาคณะกรรมการระดับ เซลล์อะนาล็อกรวมถึงเครื่องขยายเสียงในการดำเนินงาน comparators, D / A และตัวแปลง AD, ตัวอย่างและถืออ้างอิงอายุ volt- และตัวกรองที่ใช้งาน RC ลอจิกเซลล์รวมถึงประตูเคาน์เตอร์ทะเบียน microsequencer ปลา (อาร์เรย์ตรรกะโปรแกรม), RAM, และ ROM รวมถึงการเชื่อมต่อของเซลล์ 8 และขนาน 16 บิตพอร์ต I / O เช่นเดียวกับพอร์ตอนุกรมซิงโครและ UART ของ (Univer-พะยอมรับส่งสัญญาณไม่ตรงกัน).
RISC และแกน DSP จะถูกนำเสนอในขณะนี้เป็น megacells โดยผู้ผลิตชิปหลายอนุญาตการออกแบบของการปรับแต่ง โปรเซสเซอร์ dadvanced โดยใช้วิธีการออกแบบ ASIC หน่วยสร้างเช่นแกน DSP,
- แกน RISC หน่วยความจำและโมดูลตรรกะสามารถบูรณาการในชิปตัวเดียวโดยผู้ใช้โดยใช้ CAD ขั้นสูง (การออกแบบคอมพิวเตอร์ช่วย) เครื่องมือ ตัวอย่างเช่น Texas Instruments อิงค์เสนอแกน DSP ใน CLX, C ~ X, C ~ X และครอบครัว C5x ASIC เป็นเซลล์หลัก หลักแต่ละเซลล์ห้องสมุดรวมทั้งสัญลักษณ์วงจรระยะเวลาการจำลองแบบจำลองสำหรับเครื่องยนต์จำลองไฟล์รูปแบบชิปและชุดของ pattems ทดสอบ

ผลลัพธ์ (ไทย) 3:

a ความก้าวหน้าของเทคโนโลยี ASIC กระบวนการบูรณาการขนาดใหญ่มีผลสองเทคโนโลยี ASIC หลัก แบบ bicmos ที่ได้บรรลุคุณลักษณะขนาด 0.5 PM กับกระบวนการ CMOS มันเป็นไปได้ที่จะผลิตอุปกรณ์ ASIC กับ 250 , 000 ประตูหรือสูงกว่า ( ประตูที่ถูกกำหนดโดยทั่วไปเป็นประตูและเดี่ยว ) บนมืออื่น ๆbicmcis ประตูอาร์เรย์ที่มีขั้วและ CMOS อุปกรณ์ ) จะให้ความเร็วมากกว่างานที่ค่าใช้จ่ายของกระบวนการที่ซับซ้อนมากขึ้นและมีความหนาแน่นต่ำ
- วงจร ASIC จะเสนอเป็นมาตรฐานและประตูเสมือนเทคโนโลยี ด้วยมาตรฐานการประมวลผลแกนสามารถบูรณาการกับบล็อกหน่วยความจำที่แตกต่างกันและโมดูลตรรกะที่ให้ความยืดหยุ่นที่ดี อย่างไรก็ตามต้นทุนการสร้างสูงมาก บนมืออื่น ๆที่มีประตูแบบอาร์เรย์ ( ทะเลเทคโนโลยีประตู ) , บล็อกหน่วยความจำและตรรกะฟังก์ชันสามารถออกแบบ อาร์เรย์แบบหลายประตูให้กับจำนวนประตูของ ฉัน / CL บัฟเฟอร์และประมวลผลแกน เป็น 0.8-pm CMOS ASIC สามารถมีประตูเมืองถึง 250 , 000 กับ 0กระบวนการ CMOS 5-pm ก็คือตอนนี้ที่เป็นไปได้ที่จะแพ็คขึ้น 600000 ใช้เกทในอุปกรณ์เดียว
- bicmos ASIC รวมวงจรทรานซิสเตอร์ไบโพลาร์ทรานซิสเตอร์ โดยใช้เทคโนโลยี และซีเกท ช่วงความถี่ของ bicmos อุปกรณ์ค่อนข้างสูง ( 100 MHz ) เพราะของไดรฟ์ความจุของไบโพลาร์ทรานซิสเตอร์ แต่ความหนาแน่นต่ำ เช่น 0.8-pm ,bicmos ASIC สามารถประกอบด้วยเท่านั้นถึง 150 000 ประตู กับ 0.5-pm bicmos เทคโนโลยีเป็นไปได้ขอรับ IC มีขึ้นเพื่อ 300000 ใช้งานประตู
- สัญญาณผสม ASIC ( ที่มีทั้งแบบดิจิตอลและอนาล็อกส่วนประกอบบนชิปเดียวกัน ) จะถูกเสนอ โดยหลายชิปซัพพลายเออร์ให้ความเป็นไปได้มากขึ้นสำหรับการรวมของระบบที่ซับซ้อนเหล่านี้ชิปสามารถใช้ร่วมกับระบบระดับอะนาล็อก / การออกแบบเดิมเป็นโซลูชั่นระดับบอร์ด ล็อกเซลล์รวมถึงปฏิบัติการแอมป์ , เปรียบเทียบ , D / A และโฆษณาแปลงตัวอย่างและถืออ้างอิงโวลต์ - อายุและ RC ตัวกรองที่ใช้งานอยู่ เซลล์ตรรกะรวมถึงประตู เคาน์เตอร์ลงทะเบียน microsequencer ปลา ( เรย์ตรรกศาสตร์ ) , RAM และ ROMเซลล์ติดต่อรวม 8 และ 16 บิตพอร์ต I / O แบบขนานเช่นเดียวกับพอร์ตอนุกรมและแบบ UART ( มซัลอะซิงโครนัสตัวรับตัวส่ง )
RISC DSP แกนและตอนนี้เสนอเป็น megacells หลายชิปซัพพลายเออร์ให้ออกแบบปรับแต่ง dadvanced ประมวลผลโดยใช้วิธีการออกแบบ ASIC . อาคารบล็อกเช่น DSP แกน
- RISC แกน , หน่วยความจำและโมดูลตรรกะสามารถบูรณาการในชิปตัวเดียว โดยผู้ใช้โดยใช้ขั้นสูง CAD ( Computer Aided Design ) เครื่องมือ เป็นตัวอย่าง , Texas Instruments Inc . มี DSP แกนใน clx C ~ X , C ~ X และครอบครัวเป็นหลัก c5x เซลล์ ASIC . แกนกลางเป็นห้องสมุดเซลล์รวมทั้งสัญลักษณ์แผนผัง , แบบจำลองจังหวะเครื่องยนต์จำลองไฟล์รูปแบบชิปและชุดของรูปแบบการทดสอบ