Modern high-performance memory subs

Modern high-performance memory subsystems support a high degree of concurrency. This is primarily accomplished by increasing the number of independent channels and/or increasing the number of independent banks in a channel [7, 8, 9, 16, 34]. It is critical that the memory controller be able to produce a schedule that can leverage this potential concurrency, all while abiding by numerous strict timing constraints imposed by the DRAM.Traditionally, computer architects have primarily optimized DRAM controllers for performance [8, 14, 24, 25, 28,34]. This was appropriate, as the gap between the CPU and memory speed kept growing at the time.more details on the DDR3 DRAM interface that we model.

ผลลัพธ์ (ไทย) 1:

ที่ทันสมัย​​มีประสิทธิภาพสูงหน่วยความจำระบบย่อยสนับสนุนระดับสูงของความเห็นพ้องด้วย นี้จะประสบความสำเร็จในขั้นต้นโดยการเพิ่มจำนวนของช่องทางที่เป็นอิสระและ / หรือการเพิ่มจำนวนของธนาคารที่เป็นอิสระในช่อง [7, 8, 9, 16, 34] มันเป็นสิ่งสำคัญที่ควบคุมหน่วยความจำจะสามารถผลิตตารางเวลาที่สามารถใช้ประโยชน์ในการทำงานพร้อมกันนี้ที่อาจเกิดขึ้นในขณะที่ปฏิบัติตามข้อ จำกัด หลายจังหวะที่เข้มงวดที่กำหนดโดย dram.traditionally สถาปนิกคอมพิวเตอร์ส่วนใหญ่มีการเพิ่มประสิทธิภาพการควบคุม DRAM สำหรับการทำงาน [8, 14, 24, 25, 28,34] ทั้งหมด นี้มีความเหมาะสมเป็นช่องว่างระหว่างซีพียูและหน่วยความจำความเร็วการเติบโตที่เก็บรายละเอียด time.More บนอินเตอร์เฟซ DRAM DDR3 ที่เราแบบ

ผลลัพธ์ (ไทย) 2:

หน่วยความจำประสิทธิภาพสูงทันสมัยย่อยสนับสนุนระดับสูงของการเกิดพร้อมกัน นี้เป็นหลักได้ โดยการเพิ่มจำนวนช่องอิสระ และ/หรือการเพิ่มจำนวนธนาคารอิสระในช่อง [7, 8, 9, 16, 34] มันเป็นสิ่งสำคัญที่สามารถในการผลิตสามารถใช้พร้อมกันนี้อาจเกิดขึ้น ตัวควบคุมหน่วยความจำ ทั้งหมดในขณะที่ปฏิบัติตามข้อจำกัดมากมายเวลาเข้มงวดบังคับ โดย DRAMประเพณี สถาปนิกคอมพิวเตอร์มีหลักปรับตัว DRAM ประสิทธิภาพ [8, 14, 24, 25, 28,34] คำที่เหมาะสม เป็นช่องว่างระหว่าง CPU และหน่วยความจำ ความเร็วเก็บโตที่ time.more รายละเอียดบนอินเทอร์เฟซ DDR3 DRAM ที่เรารุ่น

ผลลัพธ์ (ไทย) 3:

ระบบย่อยหน่วยความจำ ประสิทธิภาพ สูงที่ทันสมัยการสนับสนุนระดับที่สูงมากการใช้งานในเวลาเดียวกันให้ดีขึ้น ซึ่งทำได้โดยการเพิ่มจำนวนของช่องสัญญาณอิสระและ/หรือการเพิ่มจำนวนของธนาคารเป็นอิสระใน Channel [ 7891634 ]เป็นหลัก เป็นสิ่งสำคัญมากที่คอนโทรลเลอร์หน่วยความจำจะสามารถสร้างตารางเวลาที่สามารถใช้ประโยชน์จากใช้งานในเวลาเดียวกันให้ดีขึ้นได้นี้ห้องพักทั้งหมดในขณะที่ปฏิบัติตามเงื่อนไขเวลาอย่างเคร่งครัดจำนวนมากที่กำหนดขึ้นโดย DRAM .แบบดั้งเดิมสถาปนิกคอมพิวเตอร์มีการปรับแต่งสำหรับคอนโทรลเลอร์ DRAM ประสิทธิภาพ [ 8142425 28,34 ]เป็นหลัก โรงแรมแห่งนี้เป็นเวลาที่เหมาะสมเป็นช่องว่างระหว่างความเร็ว CPU และหน่วยความจำที่เพิ่มขึ้นในช่วงเวลาที่ได้ดูรายละเอียดเพิ่มเติมเกี่ยวกับหน่วยความจำ DDR 3 DRAM อินเตอร์เฟซที่เรารุ่น