Fig. 4. Chip layout exported from C

Fig. 4. Chip layout exported from Cadence Virtuoso after stream-in from
Cadence Encounter.
The layout of the final multi-core chip can be seen in
Figure 4. The characteristics of the chip die are listed in
Table I.
D. IC Test Project
The results from the hard work on the chip design from
conception to the final layout is evaluated in the IC test project.
To finally run the Dual-ZPU, it has to be connected to the

FPGA board which is used as a test platform and holds the
external memory. Therefore, a PCB layout has to be designed
to host the final chip. The clock skew between the ZPU and
the FGPA board with the memory also has be considered at
this step. The programs from the computer architecture class
can be loaded on the chip to verify functionality while the scan
chain with ATPG is utilized to ensure the proper functionality
of the circuit. The result of the project is a working prototype,
which can be seen in Figure 5.

ผลลัพธ์ (ไทย) 2:

มะเดื่อ 4. รูปแบบชิปที่ส่งออกจากจังหวะ Virtuoso หลังจากที่กระแสจาก
จังหวะพบ.
รูปแบบของชิปแบบ multi-core สุดท้ายสามารถเห็นได้ใน
รูปที่ 4 ลักษณะของตายชิปที่ระบุไว้ใน
ตารางที่ I.
D. IC โครงการทดสอบ
ผลที่ได้จากการทำงานอย่างหนักในการออกแบบชิปจาก
ความคิดในรูปแบบสุดท้ายคือการประเมินในโครงการทดสอบ IC.
ไปจนทำงานแบบ Dual-ZPU ก็จะต้องมีการเชื่อมต่อไปยังคณะกรรมการ FPGA ซึ่งเป็นที่ใช้ในการทดสอบ แพลตฟอร์มและถือหน่วยความจำภายนอก ดังนั้นเค้าโครง PCB จะต้องมีการออกแบบมาให้เป็นเจ้าภาพชิปสุดท้าย เอียงนาฬิการะหว่าง ZPU และคณะกรรมการ FGPA กับหน่วยความจำยังได้รับการพิจารณาในขั้นตอนนี้ โปรแกรมจากชั้นสถาปัตยกรรมคอมพิวเตอร์สามารถโหลดได้บนชิปเพื่อตรวจสอบการทำงานในขณะที่สแกนลูกโซ่ที่มี ATPG ถูกนำมาใช้เพื่อให้แน่ใจว่าการทำงานที่เหมาะสมของวงจร ผลของโครงการคือต้นแบบการทำงาน, ซึ่งสามารถมองเห็นได้ในรูปที่ 5

ผลลัพธ์ (ไทย) 3:

รูปที่ 4 รูปแบบชิปที่ส่งออกจากจังหวะ virtuoso หลังจากกระแสจาก

จังหวะเจอ เค้าโครงของชิปมัลติคอร์สุดท้ายที่สามารถเห็นได้ใน
รูปที่ 4 ลักษณะของชิปตายอยู่ในโต๊ะผม
D

โครงการ IC ทดสอบผลลัพธ์จากการทำงานหนักในชิปการออกแบบจาก
conception รูปแบบสุดท้ายคือการประเมินในโครงการทดสอบ IC .
ในที่สุดเรียก zpu คู่มันต้องเชื่อมต่อกับ

FPGA Board ที่ใช้เป็นแพลตฟอร์มทดสอบและถือ
ภายนอกหน่วยความจำ ดังนั้น จะต้องมีการออกแบบเค้าโครง PCB
โฮสต์ชิ สุดท้าย นาฬิกาเอียงระหว่าง zpu
fgpa และคณะกรรมการที่มี หน่วยความจำก็มีการพิจารณาในขั้นตอนนี้
. โปรแกรมสถาปัตยกรรมคอมพิวเตอร์เรียน
สามารถโหลดบนชิปเพื่อตรวจสอบการทำงานในขณะที่สแกน
โซ่กับ atpg ถูกใช้เพื่อให้แน่ใจว่าเหมาะสมฟังก์ชัน
ของวงจรไฟฟ้า ผลของโครงการคือ ต้นแบบการทำงาน ซึ่งสามารถเห็นได้ใน

รูปที่ 5